Microsemi SmartFusion2 FPGA 패브릭 DDR 컨트롤러 구성 사용 설명서

Microsemi SmartFusion2 FPGA 패브릭 DDR 컨트롤러 구성 사용 설명서

내용물 숨다

1 소개

2 패브릭 외부 메모리 DDR 컨트롤러 구성기

소개

SmartFusion2 FPGA에는 두 개의 임베디드 DDR 컨트롤러가 있습니다. 하나는 MSS(MDDR)를 통해 액세스 가능하고 다른 하나는 FPGA Fabric(FDDR)에서 직접 액세스하도록 설계되었습니다. MDDR과 FDDR은 모두 오프칩 DDR 메모리를 제어합니다.
Fabric DDR 컨트롤러를 완전히 구성하려면 다음을 수행해야 합니다.

Fabric External Memory DDR Controller Configurator를 사용하여 DDR 컨트롤러를 구성하고, 데이터 경로 버스 인터페이스(AXI 또는 AHBLite)를 선택하고, DDR 클록 주파수와 패브릭 데이터 경로 클록 주파수를 선택합니다.

DDR 컨트롤러 레지스터의 레지스터 값을 외부 DDR 메모리 특성과 일치하도록 설정하세요.
Fabric DDR을 사용자 애플리케이션의 일부로 인스턴스화하고 데이터 경로 연결을 만듭니다.

주변 장치 초기화 솔루션에서 정의한 대로 DDR 컨트롤러의 APB 구성 인터페이스를 연결합니다.

패브릭 외부 메모리 DDR 컨트롤러 구성기

Fabric External Memory DDR(FDDR) 구성기는 Fabric DDR 컨트롤러에 대한 전체 데이터 경로와 외부 DDR 메모리 매개변수를 구성하는 데 사용됩니다.

그림 1-1 • FDDR 구성기view

메모리 설정

메모리 설정을 사용하여 MDDR에서 메모리 옵션을 구성하십시오.

메모리 유형 – LPDDR, DDR2 또는 DDR3

데이터 너비 – 32비트, 16비트 또는 8비트
클록 주파수 – 20MHz ~ 333MHz 범위의 모든 값(XNUMX진수/분수)

SECDED 활성화 ECC – 켜짐 또는 꺼짐
주소 매핑 – {행,은행,열},{은행,행,열}

패브릭 인터페이스 설정

FPGA 패브릭 인터페이스 – 이것은 FDDR과 FPGA 설계 사이의 데이터 인터페이스입니다. FDDR은 메모리 컨트롤러이므로 AXI 또는 AHB 버스의 슬레이브가 되도록 의도되었습니다. 버스의 마스터는 버스 트랜잭션을 시작하고, 이는 FDDR에 의해 메모리 트랜잭션으로 해석되어 오프칩 DDR 메모리에 전달됩니다. FDDR 패브릭 인터페이스 옵션은 다음과 같습니다.

AXI-64 인터페이스 사용 – 하나의 마스터는 64비트 AXI 인터페이스를 통해 FDDR에 액세스합니다.
단일 AHB-32 인터페이스 사용 – 하나의 마스터는 단일 32비트 AHB 인터페이스를 통해 FDDR에 액세스합니다.

두 개의 AHB-32 인터페이스 사용 – 두 개의 마스터는 두 개의 32비트 AHB 인터페이스를 사용하여 FDDR에 액세스합니다.

FPGA CLOCK 디바이저 – DDR 컨트롤러 클록(CLK_FDDR)과 패브릭 인터페이스를 제어하는 클록(CLK_FIC64) 간의 주파수 비율을 지정합니다. CLK_FIC64 주파수는 FDDR AHB/AXI 버스 인터페이스에 연결된 AHB/AXI 하위 시스템의 주파수와 동일해야 합니다. 예를 들어amp예를 들어, 200MHz에서 실행되는 DDR RAM이 있고 Fabric/AXI 하위 시스템이 100MHz에서 실행되는 경우 약수 2를 선택해야 합니다(그림 1-2).

그림 1-2 • 패브릭 인터페이스 설정 – AXI 인터페이스 및 FDDR 클록 분배기 계약

원단을 사용하세요 PLL 잠그다 – CLK_BASE가 Fabric CCC에서 제공되는 경우, Fabric CCC LOCK 출력을 FDDR FAB_PLL_LOCK 입력에 연결할 수 있습니다. CLK_BASE는 Fabric CCC가 잠길 때까지 안정적이지 않습니다. 따라서 Microsemi는 CLK_BASE가 안정될 때까지 FDDR을 재설정 상태로 유지할 것을 권장합니다(즉, CORE_RESET_N 입력을 주장). Fabric CCC의 LOCK 출력은 Fabric CCC 출력 클록이 안정적임을 나타냅니다. Use FAB_PLL_LOCK 옵션을 체크하면 FDDR의 FAB_PLL_LOCK 입력 포트를 노출할 수 있습니다. 그런 다음 Fabric CCC의 LOCK 출력을 FDDR의 FAB_PLL_LOCK 입력에 연결할 수 있습니다.

IO 드라이브 강도

DDR I/O에 대해 다음 드라이브 강도 중 하나를 선택하세요.

하프 드라이브 강도
전체 드라이브 강도

DDR 메모리 유형과 선택한 I/O 강도에 따라 Libero SoC는 다음과 같이 FDDR 시스템에 대한 DDR I/O 표준을 설정합니다.

DDR 메모리 유형	하프 드라이브 강도	전체 드라이브 강도
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
한국어:	LPDRI	LPDRII

인터럽트 활성화

FDDR은 특정 사전 정의된 조건이 충족되면 인터럽트를 발생시킬 수 있습니다. 애플리케이션에서 이러한 인터럽트를 사용하려면 FDDR 구성기에서 인터럽트 사용을 체크하세요.
이것은 FDDR 인스턴스에서 인터럽트 신호를 노출합니다. 설계에 필요한 대로 이러한 인터럽트 신호를 연결할 수 있습니다. 다음 인터럽트 신호와 해당 전제 조건을 사용할 수 있습니다.

FIC_INT – Master와 FDDR간의 트랜잭션에 오류가 있을 경우 발생

IO_CAL_INT – APB 구성 인터페이스를 통해 DDR 컨트롤러 레지스터에 쓰기를 통해 DDR I/O를 재보정할 수 있습니다. 보정이 완료되면 이 인터럽트가 발생합니다. I/O 재보정에 대한 자세한 내용은 Microsemi SmartFusion2 사용자 가이드를 참조하십시오.
PLL_LOCK_INT – FDDR FPLL이 잠겼음을 나타냅니다.
PLL_LOCKLOST_INT – FDDR FPLL이 잠금을 잃었음을 나타냅니다.
FDDR_ECC_INT – 단일 또는 2비트 오류가 감지되었음을 나타냅니다.

패브릭 클록 주파수

현재 클록 주파수와 CLOCK 분배기를 기반으로 한 클록 주파수 계산(MHz로 표시)
패브릭 클록 주파수(MHz) = 클록 주파수 / CLOCK 분배기

메모리 대역폭

현재 클록 주파수 값(Mbps)을 기반으로 메모리 대역폭을 계산합니다.
메모리 대역폭(Mbps) = 2 * 클록 주파수

총 대역폭

현재 클록 주파수, 데이터 폭 및 클록 분배기를 기반으로 Mbps 단위로 총 대역폭을 계산합니다.
총 대역폭(Mbps) = (2 * 클록 주파수 * 데이터 폭) / CLOCK 분배기

FDDR 컨트롤러 구성

Fabric DDR 컨트롤러를 사용하여 외부 DDR 메모리에 액세스하는 경우 DDR 컨트롤러는 런타임에 구성되어야 합니다. 이는 전용 DDR 컨트롤러 구성 레지스터에 구성 데이터를 작성하여 수행됩니다. 이 구성 데이터는 외부 DDR 메모리와 애플리케이션의 특성에 따라 달라집니다. 이 섹션에서는 FDDR 컨트롤러 구성기에 이러한 구성 매개변수를 입력하는 방법과 구성 데이터가 전체 주변 장치 초기화 솔루션의 일부로 관리되는 방법을 설명합니다. 주변 장치 초기화 솔루션에 대한 자세한 내용은 주변 장치 초기화 사용자 가이드를 참조하십시오.

패브릭 DDR 제어 레지스터

Fabric DDR 컨트롤러에는 런타임에 구성해야 하는 레지스터 세트가 있습니다. 이러한 레지스터의 구성 값은 다양한 매개변수를 나타냅니다(예:ample, DDR 모드, PHY 폭, 버스트 모드, ECC 등). DDR 컨트롤러 구성 레지스터에 대한 자세한 내용은 Microsemi SmartFusion2 사용자 가이드를 참조하세요.

패브릭 DDR 레지스터 구성

메모리 초기화(그림 2-1) 및 메모리 타이밍(그림 2-2) 탭을 사용하여 DDR 메모리 및 애플리케이션에 해당하는 매개변수를 입력합니다. 이러한 탭에 입력한 값은 자동으로 해당 레지스터 값으로 변환됩니다. 특정 매개변수를 클릭하면 해당 레지스터가 레지스터 설명 창(1페이지의 그림 1-4)에 설명됩니다.

그림 2-1 • FDDR 구성 – 메모리 초기화 탭

그림 2-2 • FDDR 구성 – 메모리 타이밍 탭

DDR 구성 가져오기 Files

메모리 초기화 및 타이밍 탭을 사용하여 DDR 메모리 매개변수를 입력하는 것 외에도 DDR 레지스터 값을 가져올 수 있습니다. file. 이렇게 하려면 구성 가져오기 버튼을 클릭하고 텍스트로 이동합니다. file DDR 레지스터 이름과 값을 포함합니다. 그림 2-3는 가져오기 구성 구문을 보여줍니다.

그림 2-3 • DDR 레지스터 구성 File 통사론

메모: GUI를 사용하여 입력하는 대신 레지스터 값을 가져오기로 선택하는 경우 필요한 모든 레지스터 값을 지정해야 합니다. 자세한 내용은 SmartFusion2 사용자 가이드를 참조하십시오.

DDR 구성 내보내기 Files

현재 레지스터 구성 데이터를 텍스트로 내보낼 수도 있습니다. file. 이것 file 이 대화 상자에 입력한 GUI 매개변수에서 계산된 값뿐만 아니라 가져온 레지스터 값(있는 경우)도 포함됩니다.
DDR 레지스터 구성에 대한 변경 사항을 취소하려면 Restore Default를 사용하면 됩니다. 이렇게 하면 모든 레지스터 구성 데이터가 삭제되고 이 데이터를 다시 가져오거나 다시 입력해야 합니다. 데이터는 하드웨어 재설정 값으로 재설정됩니다.

생성된 데이터

확인을 클릭하여 구성을 생성합니다. 일반, 메모리 타이밍 및 메모리 초기화 탭에서 입력한 내용을 기반으로 FDDR 구성기는 모든 DDR 구성 레지스터에 대한 값을 계산하고 이러한 값을 펌웨어 프로젝트 및 시뮬레이션으로 내보냅니다. file에스. 내보낸 file 구문은 그림 2-4에 나와 있습니다.

그림 2-4 • 내보낸 DDR 레지스터 구성 File 통사론

펌웨어

SmartDesign을 생성할 때 다음을 수행합니다. files는 /firmware/drivers_config/sys_config 디렉토리에 생성됩니다. files are required for the CMSIS firmware core to compile properly and contain information regarding your current design, including peripheral configuration data and clock configuration information for the MSS. 수정하지 마세요. file루트 디자인이 재생성될 때마다 다시 만들어지므로 수동으로 수행해야 합니다.

sys_config.c
sys_config.h

sys_config_mddr_define.h – MDDR 구성 데이터.
sys_config_fddr_define.h – FDDR 구성 데이터.
sys_config_mss_clocks.h – MSS 클럭 구성

시뮬레이션

MSS와 연결된 SmartDesign을 생성하면 다음 시뮬레이션이 files는 /simulation 디렉토리에 생성됩니다:

테스트.bfm – 최상위 BFM file SmartFusion2 MSS Cortex-M3 프로세서를 실행하는 모든 시뮬레이션 중에 처음 실행되는 것입니다. 이 순서대로 peripheral_init.bfm과 user.bfm을 실행합니다.

주변_초기화.bfm – main() 프로시저를 입력하기 전에 Cortex-M3에서 실행되는 CMSIS::SystemInit() 함수를 에뮬레이트하는 BFM 프로시저를 포함합니다. 설계에 사용된 모든 주변 기기의 구성 데이터를 올바른 주변 기기 구성 레지스터에 복사한 다음 모든 주변 기기가 준비될 때까지 기다린 후 사용자가 이러한 주변 기기를 사용할 수 있다고 주장합니다.
FDDR_init.bfm – Edit Registers 대화 상자를 사용하여 DDR Controller 레지스터에 입력한 Fabric DDR 구성 레지스터 데이터의 쓰기를 시뮬레이션하는 BFM 쓰기 명령이 포함되어 있습니다.
사용자.bfm – 사용자 명령을 위한 것입니다. 이 명령에 사용자 고유의 BFM 명령을 추가하여 데이터 경로를 시뮬레이션할 수 있습니다. file. 이것의 명령 file peripheral_init.bfm이 완료된 후 실행됩니다.

사용하여 file위의 s에서 구성 경로는 자동으로 시뮬레이션됩니다. user.bfm만 편집하면 됩니다. file 데이터 경로를 시뮬레이트합니다. test.bfm, peripheral_init.bfm 또는 MDDR_init.bfm을 편집하지 마십시오. file이것들은 files는 루트 디자인이 재생성될 때마다 다시 생성됩니다.

패브릭 DDR 구성 경로

주변 장치 초기화 솔루션은 Fabric DDR 구성 레지스터 값을 지정하는 것 외에도 MSS(FIC_2)에서 APB 구성 데이터 경로를 구성해야 합니다. SystemInit() 함수는 FIC_2 APB 인터페이스를 통해 FDDR 구성 레지스터에 데이터를 씁니다.

메모: 시스템 빌더를 사용하는 경우 구성 경로가 자동으로 설정되고 연결됩니다.

그림 2-5 • FIC_2 구성기 종료view

FIC_2 인터페이스를 구성하려면:

MSS 구성기에서 FIC_2 구성기 대화 상자(그림 2-5)를 엽니다.
Cortex-M3 옵션을 사용하여 주변 장치 초기화를 선택합니다.
패브릭 DDR/SERDES 블록을 사용 중인 경우 MSS DDR이 선택되어 있는지 확인하십시오.

확인을 클릭하여 설정을 저장합니다. 그러면 그림 2-2과 같이 FIC_6 구성 포트(클록, 재설정 및 APB 버스 인터페이스)가 노출됩니다.
MSS를 생성합니다. FIC_2 포트(FIC_2_APB_MASTER, FIC_2_APB_M_PCLK 및 FIC_2_APB_M_RESET_N)는 이제 MSS 인터페이스에 노출되어 주변 장치 초기화 솔루션 사양에 따라 CoreSF2Config 및 CoreSF2Reset에 연결할 수 있습니다.

그림 2-6 • FIC_2 포트

포트 설명

FDDR 코어 포트

표 3-1 • FDDR 코어 포트

포트 이름	방향	설명
코어_리셋_N	IN	FDDR 컨트롤러 재설정
CLK_BASE	IN	FDDR 패브릭 인터페이스 클록
FPLL_LOCK	밖으로	FDDR PLL 잠금 출력 – FDDR PLL이 잠기면 높음
CLK_BASE_PLL_잠금	IN	Fabric PLL 잠금 입력. 이 입력은 Use FAB_PLL_LOCK 옵션이 선택된 경우에만 노출됩니다.

인터럽트 포트

이 포트 그룹은 인터럽트 활성화 옵션을 선택하면 노출됩니다.

표 3-2 • 인터럽트 포트

포트 이름	방향	설명
PLL_LOCK_INT	밖으로	FDDR PLL이 잠길 때 주장합니다.
PLL_LOCKLOST_INT	밖으로	FDDR PLL 잠금이 손실되면 주장합니다.
ECC_INT	밖으로	ECC 이벤트가 발생할 때 주장합니다.
IO_캘리브_인터페이스	밖으로	I/O 보정이 완료되면 주장합니다.
FIC_INT	밖으로	Fabric 인터페이스의 AHB/AXI 프로토콜에 오류가 있을 때 주장합니다.

APB3 구성 인터페이스

표 3-3 • APB3 구성 인터페이스

포트 이름	방향	설명
APB_S_PENABLE	IN	슬레이브 활성화
APB_S_PSEL	IN	슬레이브 선택
APB_S_PWRITE	IN	쓰기 활성화
APB_S_PADDR[10:2]	IN	주소
APB_S_PWDATA[15:0]	IN	데이터 쓰기
APB_S_PREADY	밖으로	슬레이브 준비
APB_S_PSLVERR	밖으로	슬레이브 오류
APB_S_PRDATA[15:0]	밖으로	데이터 읽기
APB_S_PRESET_N	IN	슬레이브 리셋
APB_S_PCLK	IN	시계

DDR PHY 인터페이스

표 3-4 • DDR PHY 인터페이스

포트 이름	방향	설명
FDDR_CAS_N	밖으로	DRAM CASN
FDDR_CKE	밖으로	DRAM CKE
FDDR_CLK	밖으로	시계, P측
FDDR_CLK_N	밖으로	시계, N면
FDDR_CS_N	밖으로	DRAM CSN
FDDR_ODT	밖으로	드램 ODT
FDDR_RAS_N	밖으로	드램 라스
FDDR_재설정_N	밖으로	DDR3에 대한 DRAM 재설정
FDDR_WE_N	밖으로	드램 웬
FDDR_주소[15:0]	밖으로	드램 주소 비트
[2:0] FDDR_BA[XNUMX:XNUMX]	밖으로	DRAM 은행 주소
FDDR_DM_RDQS[4:0]	인아웃	드라마 데이터 마스크
FDDR_DQS[4:0]	인아웃	드램 데이터 스트로브 입력/출력 – P 측
FDDR_DQS_N[4:0]	인아웃	DRAM 데이터 스트로브 입력/출력 – N 측
FDDR_DQ[35:0]	인아웃	DRAM 데이터 입출력
FDDR_FIFO_우리가_들어갑니다[2:0]	IN	신호의 FIFO
FDDR_FIFO_우리_아웃[2:0]	밖으로	FIFO 출력 신호
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	인아웃	드라마 데이터 마스크
FDDR_DQS ([3:0]/[1:0]/[0])	인아웃	드램 데이터 스트로브 입력/출력 – P 측
FDDR_DQS_N ([3:0]/[1:0]/[0])	인아웃	DRAM 데이터 스트로브 입력/출력 – N 측
FDDR_DQ ([31:0]/[15:0]/[7:0])	인아웃	DRAM 데이터 입출력
FDDR_DQS_TMATCH_0_IN	IN	신호의 FIFO
FDDR_DQS_TMATCH_0_아웃	밖으로	FIFO 출력 신호
FDDR_DQS_TMATCH_1_IN	IN	신호의 FIFO(32비트만 해당)
FDDR_DQS_TMATCH_1_아웃	밖으로	FIFO 출력 신호(32비트만 해당)
FDDR_DM_RDQS_ECC	인아웃	드램 ECC 데이터 마스크
FDDR_DQS_ECC	인아웃	Dram ECC 데이터 스트로브 입력/출력 - P 측
FDDR_DQS_ECC_N	인아웃	Dram ECC 데이터 스트로브 입력/출력 – N 측
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	인아웃	DRAM ECC 데이터 입출력
FDDR_DQS_TMATCH_ECC_IN	IN	신호의 ECC FIFO
FDDR_DQS_TMATCH_ECC_아웃	밖으로	ECC FIFO 출력 신호(32비트만 해당)

메모: 일부 포트의 포트 너비는 PHY 너비 선택에 따라 변경됩니다. "[a:0]/ [b:0]/[c:0]" 표기법은 이러한 포트를 나타내는 데 사용되며, 여기서 "[a:0]"은 32비트 PHY 너비가 선택된 경우 포트 너비를 나타냅니다. , "[b:0]"은 16비트 PHY 너비에 해당하고 "[c:0]"은 8비트 PHY 너비에 해당합니다.

AXI 버스 인터페이스

표 3-5 • AXI 버스 인터페이스

포트 이름	방향	설명
AXI_S_AW 준비 완료	밖으로	쓰기 주소 준비
AXI_S_W준비중	밖으로	쓰기 주소 준비
AXI_S_BID[3:0]	밖으로	응답 ID
AXI_S_BRESP[1:0]	밖으로	응답 쓰기
AXI_S_B유효	밖으로	쓰기 응답 유효
축_S_배치	밖으로	읽기 주소 준비됨
AXI_S_RID[3:0]	밖으로	ID 읽기 Tag
AXI_S_RRESP[1:0]	밖으로	응답 읽기
AXI_S_R데이터[63:0]	밖으로	데이터 읽기
축_S_RLAST	밖으로	마지막 읽기 – 이 신호는 읽기 버스트의 마지막 전송을 나타냅니다.
AXI_S_R유효	밖으로	유효한 주소 읽기
AXI_S_AWID[3:0]	IN	쓰기 주소 ID
AXI_S_AWADDR[31:0]	IN	주소 쓰기
축_스_어울렌[3:0]	IN	버스트 길이
AXI_S_AW 크기[1:0]	IN	버스트 크기
AXI_S_AWBURST[1:0]	IN	버스트 유형
AXI_S_AWLOCK[1:0]	IN	잠금 유형 – 이 신호는 전송의 원자적 특성에 대한 추가 정보를 제공합니다.
AXI_S_AW유효	IN	유효한 쓰기 주소
AXI_S_WID[3:0]	IN	쓰기 데이터 ID tag
AXI_S_W데이터[63:0]	IN	데이터 쓰기
AXI_S_WSTRB[7:0]	IN	스트로브 쓰기
AXI_S_W마지막	IN	마지막으로 쓰기
AXI_S_W유효	IN	유효한 쓰기
AXI_S_BREADY	IN	쓰기 준비
AXI_S_ARID[3:0]	IN	주소 ID 읽기
AXI_S_AR 주소[31:0]	IN	주소 읽기
AXI_S_아를렌[3:0]	IN	버스트 길이
AXI_S_ARSIZE[1:0]	IN	버스트 크기
AXI_S_아버스트[1:0]	IN	버스트 유형
AXI_S_ARLOCK[1:0]	IN	잠금 유형
AXI_S_ARVALID	IN	유효한 주소 읽기
AXI_S_R준비됨	IN	읽기 주소 준비됨
포트 이름	방향	설명
AXI_S_코어_리셋_N	IN	MDDR 전역 재설정
축_S_RMW	IN	64비트 레인의 모든 바이트가 AXI 전송의 모든 비트에 대해 유효한지 여부를 나타냅니다. 버스트에서 모든 비트의 모든 바이트가 유효하고 컨트롤러는 기본적으로 명령을 작성해야 함을 나타냅니다. 일부 바이트가 잘못되었으며 컨트롤러가 RMW 명령을 기본값으로 사용해야 함을 나타냅니다. 이는 AXI 쓰기 주소 채널 사이드밴드 신호로 분류되며 AWVALID 신호와 함께 유효합니다. ECC가 활성화된 경우에만 사용됩니다.

AHB0 버스 인터페이스

표 3-6 • AHB0 버스 인터페이스

포트 이름	방향	설명
AHB0_S_HREADYOUT	밖으로	AHBL 슬레이브 준비 – 쓰기 시 높으면 슬레이브가 데이터를 수신할 준비가 되었음을 나타내고, 읽기 시 높으면 데이터가 유효함을 나타냅니다.
AHB0_S_HRESP	밖으로	AHBL 응답 상태 – 트랜잭션이 끝날 때 높게 구동되면 트랜잭션이 오류와 함께 완료되었음을 나타냅니다. 트랜잭션이 끝날 때 낮게 구동되면 트랜잭션이 성공적으로 완료되었음을 나타냅니다.
AHB0_S_HR데이터[31:0]	밖으로	AHBL 데이터 읽기 – 슬레이브에서 마스터로 데이터 읽기
AHB0_S_HSEL	IN	AHBL 슬레이브 선택 – 주장된 경우 슬레이브는 AHB 버스에서 현재 선택된 AHBL 슬레이브입니다.
AHB0_S_하드드라이브[31:0]	IN	AHBL 주소 – AHBL 인터페이스의 바이트 주소
AHB0_S_H버스트[2:0]	IN	AHBL 버스트 길이
AHB0_S_HSIZE[1:0]	IN	AHBL 전송 크기 – 현재 전송 크기를 나타냅니다(8/16/32바이트 트랜잭션만 해당).
AHB0_S_HTRANS[1:0]	IN	AHBL 전송 유형 – 현재 트랜잭션의 전송 유형을 나타냅니다.
AHB0_S_HMASTLOCK	IN	AHBL 잠금 – 주장되면 현재 전송은 잠긴 트랜잭션의 일부입니다.
AHB0_S_H쓰기	IN	AHBL 쓰기 – 높으면 현재 트랜잭션이 쓰기임을 나타냅니다. 낮으면 현재 트랜잭션이 읽기임을 나타냅니다.
AHB0_S_H준비중	IN	AHBL 준비 – 높을 경우 슬레이브가 새 트랜잭션을 수락할 준비가 되었음을 나타냅니다.
AHB0_S_HW데이터[31:0]	IN	AHBL 데이터 쓰기 – 마스터에서 슬레이브로 데이터 쓰기

AHB1 버스 인터페이스

표 3-7 • AHB1 버스 인터페이스

포트 이름	방향	설명
AHB1_S_HREADYOUT	밖으로	AHBL 슬레이브 준비 – 쓰기 시 높은 수준인 경우 슬레이브가 데이터를 수신할 준비가 되었음을 나타내고, 읽기 시 높은 수준인 경우 데이터가 유효함을 나타냅니다.
AHB1_S_HRESP	밖으로	AHBL 응답 상태 – 거래가 끝날 때 높게 구동되면 거래가 오류와 함께 완료되었음을 나타냅니다. 거래가 끝날 때 낮게 구동되면 거래가 성공적으로 완료되었음을 나타냅니다.
AHB1_S_HR데이터[31:0]	밖으로	AHBL 데이터 읽기 – 슬레이브에서 마스터로 데이터 읽기
AHB1_S_HSEL	IN	AHBL 슬레이브 선택 – 주장된 경우 슬레이브는 AHB 버스에서 현재 선택된 AHBL 슬레이브입니다.
AHB1_S_하드드라이브[31:0]	IN	AHBL 주소 – AHBL 인터페이스의 바이트 주소
AHB1_S_H버스트[2:0]	IN	AHBL 버스트 길이
AHB1_S_HSIZE[1:0]	IN	AHBL 전송 크기 – 현재 전송 크기를 나타냅니다(8/16/32바이트 트랜잭션만 해당).
AHB1_S_HTRANS[1:0]	IN	AHBL 전송 유형 – 현재 트랜잭션의 전송 유형을 나타냅니다.
AHB1_S_HMASTLOCK	IN	AHBL 잠금 – 주장되면 현재 전송은 잠긴 트랜잭션의 일부입니다.
AHB1_S_H쓰기	IN	AHBL 쓰기 – 높을 경우 현재 트랜잭션이 쓰기임을 나타냅니다. 낮을 경우 현재 트랜잭션이 읽기임을 나타냅니다.
AHB1_S_H준비중	IN	AHBL 준비 – 높을 경우 슬레이브가 새 트랜잭션을 수락할 준비가 되었음을 나타냅니다.
AHB1_S_HW데이터[31:0]	IN	AHBL 데이터 쓰기 – 마스터에서 슬레이브로 데이터 쓰기

제품 지원

Microsemi SoC 제품 그룹은 고객 서비스, 고객 기술 지원 센터, web사이트, 전자 메일 및 전세계 판매 사무소. 이 부록에는 Microsemi SoC 제품 그룹에 연락하고 이러한 지원 서비스를 사용하는 방법에 대한 정보가 포함되어 있습니다.

고객 서비스

제품 가격, 제품 업그레이드, 업데이트 정보, 주문 상태 및 승인과 같은 비기술적 제품 지원에 대해서는 고객 서비스에 문의하십시오.
북미에서 전화하려면 800.262.1060으로 전화하세요.
전 세계에서 650.318.4460으로 전화하세요.
팩스: 전 세계 어디에서나 408.643.6913

고객기술지원센터

Microsemi SoC 제품 그룹은 Microsemi SoC 제품에 대한 하드웨어, 소프트웨어 및 설계 질문에 답변할 수 있는 고도로 숙련된 엔지니어로 구성된 고객 기술 지원 센터 직원입니다. 고객 기술 지원 센터는 애플리케이션 노트, 일반적인 설계 주기 질문에 대한 답변, 알려진 문제에 대한 문서 및 다양한 FAQ를 작성하는 데 많은 시간을 할애합니다. 따라서 저희에게 연락하기 전에 온라인 리소스를 방문하십시오. 귀하의 질문에 이미 답변했을 가능성이 큽니다.

기술 지원

고객 지원 방문 web사이트 (www.microsemi.com/soc/support/search/default.aspx) 더 많은 정보와 지원을 위해. 검색 가능한 많은 답변 web 리소스에는 다이어그램, 그림 및 다른 리소스에 대한 링크가 포함됩니다. web대지.

Web대지

다음 SoC 홈페이지에서 다양한 기술 및 비기술 정보를 찾아볼 수 있습니다. www.microsemi.com/soc.

고객 기술 지원 센터에 문의하기

고도로 숙련된 엔지니어가 기술 지원 센터에 상주합니다. 기술 지원 센터는 이메일 또는 Microsemi SoC 제품 그룹을 통해 연락할 수 있습니다. web대지.

이메일

기술적인 질문을 이메일 주소로 전달하고 이메일, 팩스 또는 전화로 답변을 받을 수 있습니다. 또한 디자인 문제가 있는 경우 디자인을 이메일로 보낼 수 있습니다. files 도움을 받을 수 있습니다. 우리는 하루 종일 이메일 계정을 지속적으로 모니터링합니다. 요청을 보내실 때 귀하의 요청을 효율적으로 처리하기 위해 귀하의 이름, 회사 이름 및 연락처 정보를 반드시 포함하십시오. 기술 지원 이메일 주소는 soc_tech@microsemi.com.

내 사례

Microsemi SoC Products Group 고객은 My Case로 이동하여 온라인으로 기술 사례를 제출하고 추적할 수 있습니다.

미국 외 지역

미국 시간대 이외의 지역에서 지원이 필요한 고객은 이메일(soc_tech@microsemi.com) 또는 현지 영업소에 문의하십시오. 판매 사무소 목록은 다음에서 찾을 수 있습니다. www.microsemi.com/soc/company/contact/default.aspx.

ITAR 기술 지원

ITAR(International Traffic in Arms Regulations)에 의해 규제되는 RH 및 RT FPGA에 대한 기술 지원은 다음을 통해 문의하십시오. soc_tech_itar@microsemi.com. 또는 My Cases의 ITAR 드롭다운 목록에서 Yes를 선택합니다. ITAR 규제 Microsemi FPGA의 전체 목록을 보려면 ITAR를 방문하십시오. web 페이지.

Microsemi Corporation(NASDAQ: MSCC)은 다음을 위한 포괄적인 반도체 솔루션 포트폴리오를 제공합니다. 기업 및 통신; 산업 및 대체 에너지 시장. 제품에는 고성능, 고신뢰성 아날로그 및 RF 장치, 혼합 신호 및 RF 집적 회로, 맞춤형 SoC, FPGA 및 완전한 하위 시스템이 포함됩니다. Microsemi는 캘리포니아주 알리소 비에호에 본사를 두고 있습니다. www.microsemi.com.

마이크로세미 본사
하나의 기업, Aliso Viejo CA 92656 USA
미국 내: +1 949-380-6100
매상: +1 949-380-6136
팩스: +1 949-215-4996