Microsemi IGLOO2 HPMS DDR 컨트롤러 구성 사용 설명서

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1 Microsemi IGLOO2 HPMS DDR 컨트롤러 구성

2 소개

Microsemi IGLOO2 HPMS DDR 컨트롤러 구성

소개

IGLOO2 HPMS에는 임베디드 DDR 컨트롤러(HPMS DDR)가 있습니다. 이 DDR 컨트롤러는 오프칩 DDR 메모리를 제어하기 위한 것입니다. HPMS DDR 컨트롤러는 HPMS(HPDMA 사용) 및 FPGA 패브릭에서 액세스할 수 있습니다.
System Builder를 사용하여 HPMS DDR이 포함된 시스템 블록을 구축할 때 System Builder는 항목 및 선택 사항을 기반으로 HPMS DDR 컨트롤러를 구성합니다.
사용자가 별도로 HPMS DDR을 구성할 필요가 없습니다. 자세한 내용은 IGLOO2 System Builder 사용 설명서를 참조하십시오.
시스템 빌더

시스템 빌더

em Builder를 사용하여 HPMS DDR을 자동으로 구성합니다.

시스템 빌더의 장치 기능 탭에서 HPMS 외부 DDR 메모리(HPMS DDR)를 확인하세요.
메모리 탭에서 DDR 메모리 유형을 선택하세요.
- DDR2
- DDR3
- 한국어:
DDR 메모리 폭을 선택하세요: 8, 16 또는 32

DDR에 ECC를 사용하려면 ECC를 선택하세요.
DDR 메모리 설정 시간을 입력하세요. 이것은 DDR 메모리가 초기화하는 데 필요한 시간입니다.

기존 텍스트에서 FDDR의 레지스터 값을 가져오려면 레지스터 구성 가져오기를 클릭하세요. file 레지스터 값을 포함합니다. 레지스터 구성은 표 1을 참조하세요. file 통사론.
Libero는 이 구성 데이터를 eNVM에 자동으로 저장합니다. FPGA가 재설정되면 이 구성 데이터가 자동으로 HPMS DDR에 복사됩니다.

그림 1 • 시스템 빌더 및 HPMS DDR

표 1 • 레지스터 구성 File 통사론

ddrc_dyn_soft_reset_CR 0x00 ;
ddrc_dyn_refresh_1_CR 0x27DE;

ddrc_dyn_refresh_2_CR 0x30F;
ddrc_dyn_powerdown_CR 0x02;

ddrc_dyn_debug_CR 0x00 ;
ddrc_ecc_data_mask_CR 0x0000 ;

ddrc_addr_map_col_1_CR 0x3333;

HPMS DDR 컨트롤러 구성

HPMS DDR 컨트롤러를 사용하여 외부 DDR 메모리에 액세스하는 경우 DDR 컨트롤러는 런타임에 초기화되어야 합니다. 이는 전용 DDR 컨트롤러 구성 레지스터에 구성 데이터를 작성하여 수행됩니다. IGLOO2에서 eNVM은 레지스터 구성 데이터를 저장하고 FPGA 재설정 후 구성 데이터는 eNVM에서 HPMS DDR의 전용 레지스터로 복사되어 초기화됩니다.

HPMS DDR 제어 레지스터
HPMS DDR 컨트롤러에는 런타임에 구성해야 하는 레지스터 세트가 있습니다. 이러한 레지스터의 구성 값은 DDR 모드, PHY 폭, 버스트 모드, ECC와 같은 다양한 매개변수를 나타냅니다. DDR 컨트롤러 구성 레지스터에 대한 자세한 내용은 Microsemi IGLOO2 사용자 가이드를 참조하십시오.
HPMS MDDR 레지스터 구성

DDR 레지스터 값을 지정하려면:

Libero SoC 외부의 텍스트 편집기를 사용하여 텍스트를 준비하십시오. file 그림 1-1과 같이 레지스터 이름과 값을 포함합니다.
시스템 빌더의 메모리 탭에서 레지스터 구성 가져오기를 클릭합니다.

등록 구성 텍스트 위치로 이동합니다. file 1단계에서 준비한 것을 선택하세요 file 가져오다.

그림 1-1 • 등록 구성 데이터 - 텍스트 형식

HPMS DDR 초기화
HPMS DDR에 대해 가져온 레지스터 구성 데이터는 eNVM에 로드되고 FPGA 재설정 시 HPMS DDR 구성 레지스터에 복사됩니다. 런타임에 HPMS DDR을 초기화하는 데 사용자 작업이 필요하지 않습니다. 이 자동화된 초기화는 시뮬레이션에서도 모델링됩니다.

포트 설명

DDR PHY 인터페이스
이러한 포트는 System Builder에서 생성된 블록의 최상위에 노출됩니다. 자세한 내용은 IGLOO2 System Builder 사용자 가이드를 참조하세요. 이러한 포트를 DDR 메모리에 연결합니다.

표 2-1 • DDR PHY 인터페이스

포트 이름	방향	설명
MDDR_CAS_N	밖으로	DRAM CASN
MDDR_CKE	밖으로	DRAM CKE
MDDR_CLK	밖으로	시계, P측
MDDR_CLK_N	밖으로	시계, N면
MDDR_CS_N	밖으로	DRAM CSN
MDDR_ODT	밖으로	드램 ODT
MDDR_RAS_N	밖으로	드램 라스
MDDR_RESET_N	밖으로	DDR3에 대한 DRAM 재설정
MDDR_WE_N	밖으로	드램 웬
MDDR_ADDR[15:0]	밖으로	드램 주소 비트
MDDR_BA[2:0]	밖으로	DRAM 은행 주소
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	인아웃	드라마 데이터 마스크
MDDR_DQS ([3:0]/[1:0]/[0])	인아웃	드램 데이터 스트로브 입력/출력 – P 측
MDDR_DQS_N ([3:0]/[1:0]/[0])	인아웃	DRAM 데이터 스트로브 입력/출력 – N 측
MDDR_DQ ([31:0]/[15:0]/[7:0])	인아웃	DRAM 데이터 입출력
MDDR_DQS_TMATCH_0_IN	IN	신호의 FIFO
MDDR_DQS_TMATCH_0_OUT	밖으로	FIFO 출력 신호
MDDR_DQS_TMATCH_1_IN	IN	신호의 FIFO(32비트만 해당)
MDDR_DQS_TMATCH_1_OUT	밖으로	FIFO 출력 신호(32비트만 해당)
MDDR_DM_RDQS_ECC	인아웃	드램 ECC 데이터 마스크
MDDR_DQS_ECC	인아웃	Dram ECC 데이터 스트로브 입력/출력 - P 측
MDDR_DQS_ECC_N	인아웃	Dram ECC 데이터 스트로브 입력/출력 – N 측
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	인아웃	DRAM ECC 데이터 입출력
MDDR_DQS_TMATCH_ECC_IN	IN	신호의 ECC FIFO
MDDR_DQS_TMATCH_ECC_OUT	밖으로	ECC FIFO 출력 신호(32비트만 해당)

일부 포트의 포트 폭은 PHY 폭 선택에 따라 변경됩니다. 이러한 포트를 나타내기 위해 "[a:0]/[b:0]/[c:0]" 표기법을 사용합니다. 여기서 "[a:0]"는 32비트 PHY 폭이 선택될 때의 포트 폭을 나타내고, "[b:0]"는 16비트 PHY 폭에 해당하고, "[c:0]"는 8비트 PHY 폭에 해당합니다.

제품 지원

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그 외 지역에서는 650.318.4460으로 전화하고 전 세계 어디에서나 408.643.6913로 팩스를 보내십시오.

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Web대지
다음 SoC 홈페이지에서 다양한 기술 및 비기술 정보를 찾아볼 수 있습니다. www.microsemi.com/soc.

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이메일
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기술 지원 이메일 주소는 soc_tech@microsemi.com.

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www.microsemi.com/soc/company/contact/default.aspx.

ITAR 기술 지원
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Microsemi Corporation(NASDAQ: MSCC)은 다음을 위한 포괄적인 반도체 솔루션 포트폴리오를 제공합니다. 기업 및 통신; 산업 및 대체 에너지 시장. 제품에는 고성능, 고신뢰성 아날로그 및 RF 장치, 혼합 신호 및 RF 집적 회로, 맞춤형 SoC, FPGA 및 완전한 하위 시스템이 포함됩니다. Microsemi는 캘리포니아주 알리소 비에호에 본사를 두고 있습니다. www.microsemi.com.

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문서 / 리소스

Microsemi IGLOO2 HPMS DDR 컨트롤러 구성 [PDF 파일] 사용자 가이드
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참고문헌

사용자 설명서