스마트퓨전2 MSS
DDR 컨트롤러 구성
Libero SoC v11.6 이상
소개
SmartFusion2 MSS에는 DDR 컨트롤러가 내장되어 있습니다. 이 DDR 컨트롤러는 오프칩 DDR 메모리를 제어하기 위한 것입니다. MDDR 컨트롤러는 FPGA 패브릭뿐만 아니라 MSS에서도 액세스할 수 있습니다. 또한 DDR 컨트롤러를 바이패스하여 FPGA 패브릭에 추가 인터페이스를 제공할 수도 있습니다(SMC(Soft Controller Mode)).
MSS DDR 컨트롤러를 완전히 구성하려면 다음을 수행해야 합니다.
- MDDR Configurator를 사용하여 데이터 경로를 선택합니다.
- DDR 컨트롤러 레지스터에 대한 레지스터 값을 설정합니다.
- MSS CCC Configurator를 사용하여 DDR 메모리 클록 주파수 및 FPGA 패브릭 대 MDDR 클록 비율(필요한 경우)을 선택하십시오.
- 주변 장치 초기화 솔루션에서 정의한 대로 컨트롤러의 APB 구성 인터페이스를 연결합니다. System Builder에서 구축한 MDDR 초기화 회로는 13페이지의 "MSS DDR 구성 경로" 및 그림 2-7을 참조하십시오.
시스템 빌더가 아닌 독립 실행형 주변 장치 초기화를 사용하여 고유한 초기화 회로를 구축할 수도 있습니다. SmartFusion2 독립형 주변 장치 초기화 사용 설명서를 참조하십시오.
MDDR 구성자
MDDR Configurator는 전체 데이터 경로와 MSS DDR 컨트롤러의 외부 DDR 메모리 매개변수를 구성하는 데 사용됩니다.
일반 탭은 메모리 및 패브릭 인터페이스 설정을 지정합니다(그림 1-1).
메모리 설정
DDR 메모리 정착 시간을 입력합니다. DDR 메모리를 초기화하는 데 필요한 시간입니다. 기본값은 200us입니다. 올바른 값을 입력하려면 DDR 메모리 데이터 시트를 참조하십시오.
메모리 설정을 사용하여 MDDR에서 메모리 옵션을 구성하십시오.
- 메모리 유형 – LPDDR, DDR2 또는 DDR3
- 데이터 폭 - 32비트, 16비트 또는 8비트
- SECDED 활성화 ECC - 켜기 또는 끄기
- 중재 체계 – Type-0, Type-1, Type-2,Type-3
- 최고 우선순위 ID – 유효한 값은 0에서 15까지입니다.
- 주소 폭(비트) – 사용하는 LPDDR/DDR2/DDR3 메모리의 행, 뱅크 및 열 주소 비트 수는 DDR 메모리 데이터 시트를 참조하십시오. 풀다운 메뉴를 선택하여 LPDDR/DDR2/DDR3 메모리의 데이터 시트에 따라 행/뱅크/열에 대한 올바른 값을 선택합니다.
메모: 풀다운 목록의 숫자는 행/뱅크/열의 절대 수가 아니라 주소 비트 수를 나타냅니다. 예를 들어amp예를 들어, DDR 메모리에 4개의 뱅크가 있는 경우 뱅크에 대해 2(2 ²=4)를 선택하십시오. DDR 메모리에 8개의 뱅크가 있는 경우 뱅크에 대해 3(2³ =8)을 선택합니다.
패브릭 인터페이스 설정
기본적으로 하드 Cortex-M3 프로세서는 DDR 컨트롤러에 액세스하도록 설정됩니다. 패브릭 인터페이스 설정 확인란을 활성화하여 패브릭 마스터가 DDR 컨트롤러에 액세스하도록 허용할 수도 있습니다. 이 경우 다음 옵션 중 하나를 선택할 수 있습니다.
- AXI 인터페이스 사용 – 패브릭 마스터는 64비트 AXI 인터페이스를 통해 DDR 컨트롤러에 액세스합니다.
- 단일 AHBLite 인터페이스 사용 – 패브릭 마스터는 단일 32비트 AHB 인터페이스를 통해 DDR 컨트롤러에 액세스합니다.
- 32개의 AHBLite 인터페이스 사용 – XNUMX개의 패브릭 마스터가 XNUMX개의 XNUMX비트 AHB 인터페이스를 사용하여 DDR 컨트롤러에 액세스합니다.
구성 view (그림 1-1) 패브릭 인터페이스 선택에 따라 업데이트됩니다.
I/O 드라이브 강도(DDR2 및 DDR3만 해당)
DDR I/O에 대해 다음 드라이브 강도 중 하나를 선택하십시오.
- 하프 드라이브 강도
- 전체 드라이브 강도
Libero SoC는 DDR 메모리 유형 및 I/O 드라이브 강도를 기반으로 MDDR 시스템에 대한 DDR I/O 표준을 설정합니다(표 1-1 참조).
표 1-1 • I/O 드라이브 강도 및 DDR 메모리 유형
| DDR 메모리 유형 | 하프 스트렝스 드라이브 | 풀 스트렝스 드라이브 |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| 한국어: | LPDRI | LPDRII |
IO 표준(LPDDR만 해당)
다음 옵션 중 하나를 선택하세요.
- LVCMOS 18V IO 표준용 LVCMOS1.8(최저 전력). 일반적인 LPDDR1 애플리케이션에 사용됩니다.
- LPDDRI 참고: 이 표준을 선택하기 전에 보드가 이 표준을 지원하는지 확인하십시오. M2S-EVAL-KIT 또는 SF2-STARTER-KIT 보드를 대상으로 할 때 이 옵션을 사용해야 합니다. LPDDRI IO 표준에서는 보드에 IMP_CALIB 저항기가 설치되어 있어야 합니다.
IO 보정(LPDDR만 해당)
LVCMOS18 IO 표준을 사용할 때 다음 옵션 중 하나를 선택하십시오.
- On
- 꺼짐(일반)
교정 ON 및 OFF는 IO 드라이버를 외부 저항으로 교정하는 IO 교정 블록의 사용을 선택적으로 제어합니다. OFF인 경우 장치는 미리 설정된 IO 드라이버 조정을 사용합니다.
ON일 때 PCB에 150ohm IMP_CALIB 저항을 설치해야 합니다.
PCB 특성에 대한 IO를 보정하는 데 사용됩니다. 그러나 ON으로 설정하면 저항을 설치해야 하며 그렇지 않으면 메모리 컨트롤러가 초기화되지 않습니다.
자세한 내용은 AC393-SmartFusion2 및 IGLOO2 보드 설계 지침 응용 프로그램을 참조하십시오.
메모 및 SmartFusion2 SoC FPGA 고속 DDR 인터페이스 사용 설명서.
MDDR 컨트롤러 구성
MSS DDR 컨트롤러를 사용하여 외부 DDR 메모리에 액세스하는 경우 런타임에 DDR 컨트롤러를 구성해야 합니다. 이는 전용 DDR 컨트롤러 구성 레지스터에 구성 데이터를 기록하여 수행됩니다. 이 구성 데이터는 외부 DDR 메모리 및 애플리케이션의 특성에 따라 다릅니다. 이 섹션에서는 MSS DDR 컨트롤러 구성기에 이러한 구성 매개변수를 입력하는 방법과 전체 주변 장치 초기화 솔루션의 일부로 구성 데이터를 관리하는 방법에 대해 설명합니다.
MSS DDR 제어 레지스터
MSS DDR 컨트롤러에는 런타임에 구성해야 하는 레지스터 세트가 있습니다. 이러한 레지스터의 구성 값은 DDR 모드, PHY 폭, 버스트 모드 및 ECC와 같은 다양한 매개변수를 나타냅니다. DDR 컨트롤러 구성 레지스터에 대한 자세한 내용은 SmartFusion2 SoC FPGA 고속 DDR 인터페이스 사용 설명서를 참조하십시오.
MDDR 레지스터 구성
메모리 초기화(그림 2-1, 그림 2-2 및 그림 2-3) 및 메모리 타이밍(그림 2-4) 탭을 사용하여 DDR 메모리 및 애플리케이션에 해당하는 매개변수를 입력합니다. 이 탭에 입력한 값은 적절한 레지스터 값으로 자동 변환됩니다. 특정 매개변수를 클릭하면 해당 레지스터가 레지스터 설명 창(1페이지 그림 1-4의 하단 부분)에 설명되어 있습니다.
메모리 초기화
메모리 초기화 탭에서는 LPDDR/DDR2/DDR3 메모리를 초기화하는 방법을 구성할 수 있습니다. 메모리 초기화 탭에서 사용할 수 있는 메뉴와 옵션은 사용하는 DDR 메모리 유형(LPDDR/DDR2/DDR3)에 따라 다릅니다. 옵션을 구성할 때 DDR 메모리 데이터 시트를 참조하십시오. 값을 변경하거나 입력하면 레지스터 설명 창에 업데이트된 레지스터 이름과 레지스터 값이 표시됩니다. 유효하지 않은 값은 경고로 표시됩니다. 그림 2-1, 그림 2-2 및 그림 2-3은 각각 LPDDR, DDR2 및 DDR3의 초기화 탭을 보여줍니다.
- 타이밍 모드 – 1T 또는 2T 타이밍 모드를 선택합니다. 1T(기본 모드)에서 DDR 컨트롤러는 매 클럭 주기마다 새로운 명령을 내릴 수 있습니다. 2T 타이밍 모드에서 DDR 컨트롤러는 XNUMX클록 주기 동안 유효한 주소 및 명령 버스를 유지합니다. 이렇게 하면 버스의 효율성이 XNUMX개의 클록당 하나의 명령으로 줄어들지만 설정 및 유지 시간이 두 배로 늘어납니다.
- 부분 배열 자체 새로 고침(LPDDR만 해당). 이 기능은 LPDDR의 절전 기능입니다.
자체 새로 고침 중에 컨트롤러가 메모리 양을 새로 고치도록 하려면 다음 중 하나를 선택하십시오.
– 전체 배열: 뱅크 0, 1,2, 3 및 XNUMX
– 하프 어레이: 뱅크 0 및 1
– 쿼터 배열: 뱅크 0
– 0/0 어레이: 행 주소가 MSB=XNUMX인 뱅크 XNUMX
– 0번째 어레이: 행 주소 MSB 및 MSB-1이 모두 0인 뱅크 XNUMX.
다른 모든 옵션에 대해서는 옵션을 구성할 때 DDR 메모리 데이터 시트를 참조하십시오.
메모리 타이밍
이 탭에서는 메모리 타이밍 매개변수를 구성할 수 있습니다. 메모리 타이밍 매개변수를 구성할 때 LPDDR/DDR2/DDR3 메모리의 데이터 시트를 참조하십시오.
값을 변경하거나 입력하면 레지스터 설명 창에 업데이트된 레지스터 이름과 레지스터 값이 표시됩니다. 유효하지 않은 값은 경고로 표시됩니다.
DDR 구성 가져오기 Files
메모리 초기화 및 타이밍 탭을 사용하여 DDR 메모리 매개변수를 입력하는 것 외에도 file. 이렇게 하려면 구성 가져오기 버튼을 클릭하고 텍스트로 이동합니다. file DDR 레지스터 이름과 값을 포함합니다. 그림 2-5는 가져오기 구성 구문을 보여줍니다.
메모: GUI를 사용하여 레지스터 값을 입력하는 대신 레지스터 값을 가져오도록 선택한 경우 필요한 모든 레지스터 값을 지정해야 합니다. 자세한 내용은 SmartFusion2 SoC FPGA 고속 DDR 인터페이스 사용 설명서를 참조하십시오.
DDR 구성 내보내기 Files
현재 레지스터 구성 데이터를 텍스트로 내보낼 수도 있습니다. file. 이것 file 가져온 레지스터 값(있는 경우)과 이 대화 상자에 입력한 GUI 매개변수에서 계산된 레지스터 값이 포함됩니다.
DDR 레지스터 구성에 대한 변경 사항을 실행 취소하려면 기본값 복원을 사용하면 됩니다. 이렇게 하면 모든 레지스터 구성 데이터가 삭제되므로 이 데이터를 다시 가져오거나 다시 입력해야 합니다. 데이터는 하드웨어 재설정 값으로 재설정됩니다.
생성된 데이터
확인을 클릭하여 구성을 생성합니다. General, Memory Timing 및 Memory Initialization 탭의 입력에 따라 MDDR Configurator는 모든 DDR 구성 레지스터의 값을 계산하고 이 값을 펌웨어 프로젝트 및 시뮬레이션으로 내보냅니다. file에스. 내보낸 file 구문은 그림 2-6에 나와 있습니다.
펌웨어
SmartDesign을 생성할 때 다음을 수행합니다. files는 /firmware/drivers_config/sys_config 디렉토리. 이것들 file는 CMSIS 펌웨어 코어가 제대로 컴파일되고 MSS에 대한 주변 장치 구성 데이터 및 클록 구성 정보를 포함하여 현재 설계에 관한 정보를 포함하는 데 필요합니다. 수정하지 마세요. file루트 디자인이 다시 생성될 때마다 다시 생성되기 때문에 수동입니다.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – MDDR 구성 데이터.
- Sys_config_fddr_define.h – FDDR 구성 데이터.
- sys_config_mss_clocks.h – MSS 클럭 구성
시뮬레이션
MSS와 연결된 SmartDesign을 생성하면 다음 시뮬레이션이 files는 /시뮬레이션 디렉터리:
- test.bfm – 최상위 BFM file 이는 SmartFusion2 MSS의 Cortex-M3 프로세서를 실행하는 모든 시뮬레이션 중에 먼저 "실행"됩니다. 이 순서대로 peripheral_init.bfm 및 user.bfm을 실행합니다.
- peripheral_init.bfm – main() 프로시저에 들어가기 전에 Cortex-M3에서 실행되는 CMSIS::SystemInit() 함수를 에뮬레이트하는 BFM 프로시저를 포함합니다. 기본적으로 설계에 사용된 모든 주변 장치에 대한 구성 데이터를 올바른 주변 장치 구성 레지스터에 복사한 다음 사용자가 이러한 주변 장치를 사용할 수 있다고 주장하기 전에 모든 주변 장치가 준비될 때까지 기다립니다.
- MDDR_init.bfm – 입력한 MSS DDR 구성 레지스터 데이터(위의 레지스터 편집 대화 상자 사용)를 DDR 컨트롤러 레지스터에 쓰는 것을 시뮬레이트하는 BFM 쓰기 명령이 포함되어 있습니다.
- user.bfm – 사용자 명령을 위한 것입니다. 여기에 고유한 BFM 명령을 추가하여 데이터 경로를 시뮬레이션할 수 있습니다. file. 이것의 명령 file peripheral_init.bfm이 완료된 후 "실행"됩니다.
사용하여 file위의 구성 경로는 자동으로 시뮬레이션됩니다. user.bfm만 편집하면 됩니다. file 데이터 경로를 시뮬레이트합니다. test.bfm, peripheral_init.bfm 또는 MDDR_init.bfm을 편집하지 마십시오. file이것들은 files는 루트 디자인이 다시 생성될 때마다 다시 생성됩니다.
MSS DDR 구성 경로
주변 장치 초기화 솔루션을 사용하려면 MSS DDR 구성 레지스터 값을 지정하는 것 외에도 MSS(FIC_2)에서 APB 구성 데이터 경로를 구성해야 합니다. SystemInit() 함수는 FIC_2 APB 인터페이스를 통해 MDDR 구성 레지스터에 데이터를 기록합니다.
메모: 시스템 빌더를 사용하는 경우 구성 경로가 자동으로 설정되고 연결됩니다.
FIC_2 인터페이스를 구성하려면:
- MSS 구성기에서 FIC_2 구성기 대화 상자(그림 2-7)를 엽니다.
- Cortex-M3 옵션을 사용하여 주변 장치 초기화를 선택합니다.
- 패브릭 DDR/SERDES 블록을 사용 중인 경우 MSS DDR이 선택되어 있는지 확인하십시오.
- 확인을 클릭하여 설정을 저장합니다. 그러면 그림 2-2과 같이 FIC_8 구성 포트(클록, 재설정 및 APB 버스 인터페이스)가 노출됩니다.
- MSS를 생성합니다. FIC_2 포트(FIC_2_APB_MASTER, FIC_2_APB_M_PCLK 및 FIC_2_APB_M_RESET_N)는 이제 MSS 인터페이스에서 노출되며 주변 장치 초기화 솔루션 사양에 따라 CoreConfigP 및 CoreResetP에 연결할 수 있습니다.
CoreConfigP 및 CoreResetP 코어 구성 및 연결에 대한 자세한 내용은 주변 장치 초기화 사용 설명서를 참조하십시오.
포트 설명
DDR PHY 인터페이스
표 3-1 • DDR PHY 인터페이스
| 포트 이름 | 방향 | 설명 |
| MDDR_CAS_N | 밖으로 | DRAM CASN |
| MDDR_CKE | 밖으로 | DRAM CKE |
| MDDR_CLK | 밖으로 | 시계, P측 |
| MDDR_CLK_N | 밖으로 | 시계, N면 |
| MDDR_CS_N | 밖으로 | DRAM CSN |
| MDDR_ODT | 밖으로 | 드램 ODT |
| MDDR_RAS_N | 밖으로 | 드램 라스 |
| MDDR_RESET_N | 밖으로 | DDR3용 DRAM 리셋. LPDDR 및 DDR2 인터페이스에 대해서는 이 신호를 무시하십시오. LPDDR 및 DDR2 인터페이스에 대해 사용하지 않음으로 표시하십시오. |
| MDDR_WE_N | 밖으로 | 드램 웬 |
| MDDR_ADDR[15:0] | 밖으로 | 드램 주소 비트 |
| MDDR_BA[2:0] | 밖으로 | DRAM 은행 주소 |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | 인아웃 | 드라마 데이터 마스크 |
| MDDR_DQS ([3:0]/[1:0]/[0]) | 인아웃 | 드램 데이터 스트로브 입력/출력 – P 측 |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | 인아웃 | DRAM 데이터 스트로브 입력/출력 – N 측 |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | 인아웃 | DRAM 데이터 입출력 |
| MDDR_DQS_TMATCH_0_IN | IN | 신호의 FIFO |
| MDDR_DQS_TMATCH_0_OUT | 밖으로 | FIFO 출력 신호 |
| MDDR_DQS_TMATCH_1_IN | IN | 신호의 FIFO(32비트만 해당) |
| MDDR_DQS_TMATCH_1_OUT | 밖으로 | FIFO 출력 신호(32비트만 해당) |
| MDDR_DM_RDQS_ECC | 인아웃 | 드램 ECC 데이터 마스크 |
| MDDR_DQS_ECC | 인아웃 | Dram ECC 데이터 스트로브 입력/출력 - P 측 |
| MDDR_DQS_ECC_N | 인아웃 | Dram ECC 데이터 스트로브 입력/출력 – N 측 |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | 인아웃 | DRAM ECC 데이터 입출력 |
| MDDR_DQS_TMATCH_ECC_IN | IN | 신호의 ECC FIFO |
| MDDR_DQS_TMATCH_ECC_OUT | 밖으로 | ECC FIFO 출력 신호(32비트만 해당) |
메모: 일부 포트의 포트 너비는 PHY 너비 선택에 따라 변경됩니다. "[a:0]/ [b:0]/[c:0]" 표기법은 이러한 포트를 나타내는 데 사용되며, 여기서 "[a:0]"은 32비트 PHY 너비가 선택된 경우 포트 너비를 나타냅니다. , "[b:0]"은 16비트 PHY 너비에 해당하고 "[c:0]"은 8비트 PHY 너비에 해당합니다.
패브릭 마스터 AXI 버스 인터페이스
표 3-2 • 패브릭 마스터 AXI 버스 인터페이스
| 포트 이름 | 방향 | 설명 |
| DDR_AXI_S_AWREADY | 밖으로 | 쓰기 주소 준비 |
| DDR_AXI_S_WREADY | 밖으로 | 쓰기 주소 준비 |
| DDR_AXI_S_BID[3:0] | 밖으로 | 응답 ID |
| DDR_AXI_S_BRESP[1:0] | 밖으로 | 응답 쓰기 |
| DDR_AXI_S_BVALID | 밖으로 | 쓰기 응답 유효 |
| DDR_AXI_S_ARREADY | 밖으로 | 읽기 주소 준비됨 |
| DDR_AXI_S_RID[3:0] | 밖으로 | ID 읽기 Tag |
| DDR_AXI_S_RRESP[1:0] | 밖으로 | 응답 읽기 |
| DDR_AXI_S_RDATA[63:0] | 밖으로 | 데이터 읽기 |
| DDR_AXI_S_RLAST | 밖으로 | 마지막 읽기 이 신호는 읽기 버스트의 마지막 전송을 나타냅니다. |
| DDR_AXI_S_RVALID | 밖으로 | 유효한 주소 읽기 |
| DDR_AXI_S_AWID[3:0] | IN | 쓰기 주소 ID |
| DDR_AXI_S_AWADDR[31:0] | IN | 주소 쓰기 |
| DDR_AXI_S_AWLEN[3:0] | IN | 버스트 길이 |
| DDR_AXI_S_AWSIZE[1:0] | IN | 버스트 크기 |
| DDR_AXI_S_AWBURST[1:0] | IN | 버스트 유형 |
| DDR_AXI_S_AWLOCK[1:0] | IN | 잠금 유형 이 신호는 전송의 원자적 특성에 대한 추가 정보를 제공합니다. |
| DDR_AXI_S_AWVALID | IN | 유효한 쓰기 주소 |
| DDR_AXI_S_WID[3:0] | IN | 쓰기 데이터 ID tag |
| DDR_AXI_S_WDATA[63:0] | IN | 데이터 쓰기 |
| DDR_AXI_S_WSTRB[7:0] | IN | 스트로브 쓰기 |
| DDR_AXI_S_WLAST | IN | 마지막으로 쓰기 |
| DDR_AXI_S_WVALID | IN | 유효한 쓰기 |
| DDR_AXI_S_BREADY | IN | 쓰기 준비 |
| DDR_AXI_S_ARID[3:0] | IN | 주소 ID 읽기 |
| DDR_AXI_S_ARADDR[31:0] | IN | 주소 읽기 |
| DDR_AXI_S_ARLEN[3:0] | IN | 버스트 길이 |
| DDR_AXI_S_ARSIZE[1:0] | IN | 버스트 크기 |
| DDR_AXI_S_ARBURST[1:0] | IN | 버스트 유형 |
| DDR_AXI_S_ARLOCK[1:0] | IN | 잠금 유형 |
| DDR_AXI_S_ARVALID | IN | 유효한 주소 읽기 |
| DDR_AXI_S_RREADY | IN | 읽기 주소 준비됨 |
표 3-2 • 패브릭 마스터 AXI 버스 인터페이스(계속)
| 포트 이름 | 방향 | 설명 |
| DDR_AXI_S_CORE_RESET_N | IN | MDDR 전역 재설정 |
| DDR_AXI_S_RMW | IN | 64비트 레인의 모든 바이트가 AXI 전송의 모든 비트에 유효한지 여부를 나타냅니다. 0: 모든 비트의 모든 바이트가 버스트에서 유효하고 컨트롤러가 기본적으로 쓰기 명령을 수행해야 함을 나타냅니다. 1: 일부 바이트가 유효하지 않으며 컨트롤러가 RMW 명령으로 기본 설정되어야 함을 나타냅니다. 이것은 AXI 쓰기 주소 채널 측파대 신호로 분류되며 AWVALID 신호와 함께 유효합니다. ECC가 활성화된 경우에만 사용됩니다. |
패브릭 마스터 AHB0 버스 인터페이스
표 3-3 • 패브릭 마스터 AHB0 버스 인터페이스
| 포트 이름 | 방향 | 설명 |
| DDR_AHB0_SHREADYOUT | 밖으로 | AHBL 슬레이브 준비 – 쓰기가 높으면 MDDR이 데이터를 받아들일 준비가 되었음을 나타내고 읽기가 높으면 데이터가 유효함을 나타냅니다. |
| DDR_AHB0_SHRESP | 밖으로 | AHBL 응답 상태 – 트랜잭션이 끝날 때 높게 구동되면 트랜잭션이 오류와 함께 완료되었음을 나타냅니다. 트랜잭션이 끝날 때 낮게 구동되면 트랜잭션이 성공적으로 완료되었음을 나타냅니다. |
| DDR_AHB0_SHRDATA[31:0] | 밖으로 | AHBL 데이터 읽기 – MDDR 슬레이브에서 패브릭 마스터로 데이터 읽기 |
| DDR_AHB0_SHSEL | IN | AHBL 슬레이브 선택 – 어설션되면 MDDR은 패브릭 AHB 버스에서 현재 선택된 AHBL 슬레이브입니다. |
| DDR_AHB0_SHADDR[31:0] | IN | AHBL 주소 – AHBL 인터페이스의 바이트 주소 |
| DDR_AHB0_SHBURST[2:0] | IN | AHBL 버스트 길이 |
| DDR_AHB0_SHSIZE[1:0] | IN | AHBL 전송 크기 – 현재 전송 크기를 나타냅니다(8/16/32바이트 트랜잭션만 해당). |
| DDR_AHB0_SHTRANS[1:0] | IN | AHBL 전송 유형 – 현재 트랜잭션의 전송 유형을 나타냅니다. |
| DDR_AHB0_SHMASTLOCK | IN | AHBL 잠금 – 현재 전송이 잠긴 트랜잭션의 일부인 경우 |
| DDR_AHB0_SHWRITE | IN | AHBL 쓰기 – 높으면 현재 트랜잭션이 쓰기임을 나타냅니다. 낮음이 현재 트랜잭션이 읽기임을 나타내는 경우 |
| DDR_AHB0_S_HREADY | IN | AHBL 준비 – 높으면 MDDR이 새 트랜잭션을 수락할 준비가 되었음을 나타냅니다. |
| DDR_AHB0_S_HWDATA[31:0] | IN | AHBL 데이터 쓰기 – 패브릭 마스터에서 MDDR로 데이터 쓰기 |
패브릭 마스터 AHB1 버스 인터페이스
표 3-4 • 패브릭 마스터 AHB1 버스 인터페이스
| 포트 이름 | 방향 | 설명 |
| DDR_AHB1_SHREADYOUT | 밖으로 | AHBL 슬레이브 준비 – 쓰기가 높으면 MDDR이 데이터를 받아들일 준비가 되었음을 나타내고 읽기가 높으면 데이터가 유효함을 나타냅니다. |
| DDR_AHB1_SHRESP | 밖으로 | AHBL 응답 상태 – 트랜잭션이 끝날 때 높게 구동되면 트랜잭션이 오류와 함께 완료되었음을 나타냅니다. 트랜잭션이 끝날 때 낮게 구동되면 트랜잭션이 성공적으로 완료되었음을 나타냅니다. |
| DDR_AHB1_SHRDATA[31:0] | 밖으로 | AHBL 데이터 읽기 – MDDR 슬레이브에서 패브릭 마스터로 데이터 읽기 |
| DDR_AHB1_SHSEL | IN | AHBL 슬레이브 선택 – 어설션되면 MDDR은 패브릭 AHB 버스에서 현재 선택된 AHBL 슬레이브입니다. |
| DDR_AHB1_SHADDR[31:0] | IN | AHBL 주소 – AHBL 인터페이스의 바이트 주소 |
| DDR_AHB1_SHBURST[2:0] | IN | AHBL 버스트 길이 |
| DDR_AHB1_SHSIZE[1:0] | IN | AHBL 전송 크기 – 현재 전송 크기를 나타냅니다(8/16/32바이트 트랜잭션만 해당). |
| DDR_AHB1_SHTRANS[1:0] | IN | AHBL 전송 유형 – 현재 트랜잭션의 전송 유형을 나타냅니다. |
| DDR_AHB1_SHMASTLOCK | IN | AHBL 잠금 – 현재 전송이 잠긴 트랜잭션의 일부인 경우 |
| DDR_AHB1_SHWRITE | IN | AHBL 쓰기 – 높으면 현재 트랜잭션이 쓰기임을 나타냅니다. 낮으면 현재 트랜잭션이 읽기임을 나타냅니다. |
| DDR_AHB1_SHREADY | IN | AHBL 준비 – 높으면 MDDR이 새 트랜잭션을 수락할 준비가 되었음을 나타냅니다. |
| DDR_AHB1_SHWDATA[31:0] | IN | AHBL 데이터 쓰기 – 패브릭 마스터에서 MDDR로 데이터 쓰기 |
소프트 메모리 컨트롤러 모드 AXI 버스 인터페이스
표 3-5 • 소프트 메모리 컨트롤러 모드 AXI 버스 인터페이스
| 포트 이름 | 방향 | 설명 |
| SMC_AXI_M_WLAST | 밖으로 | 마지막으로 쓰기 |
| SMC_AXI_M_WVALID | 밖으로 | 유효한 쓰기 |
| SMC_AXI_M_AWLEN[3:0] | 밖으로 | 버스트 길이 |
| SMC_AXI_M_AWBURST[1:0] | 밖으로 | 버스트 유형 |
| SMC_AXI_M_BREADY | 밖으로 | 응답 준비 |
| SMC_AXI_M_AWVALID | 밖으로 | 쓰기 주소 유효 |
| SMC_AXI_M_AWID[3:0] | 밖으로 | 쓰기 주소 ID |
| SMC_AXI_M_WDATA[63:0] | 밖으로 | 데이터 쓰기 |
| SMC_AXI_M_ARVALID | 밖으로 | 유효한 주소 읽기 |
| SMC_AXI_M_WID[3:0] | 밖으로 | 쓰기 데이터 ID tag |
| SMC_AXI_M_WSTRB[7:0] | 밖으로 | 스트로브 쓰기 |
| SMC_AXI_M_ARID[3:0] | 밖으로 | 주소 ID 읽기 |
| SMC_AXI_M_ARADDR[31:0] | 밖으로 | 주소 읽기 |
| SMC_AXI_M_ARLEN[3:0] | 밖으로 | 버스트 길이 |
| SMC_AXI_M_ARSIZE[1:0] | 밖으로 | 버스트 크기 |
| SMC_AXI_M_ARBURST[1:0] | 밖으로 | 버스트 유형 |
| SMC_AXI_M_AWADDR[31:0] | 밖으로 | 주소 쓰기 |
| SMC_AXI_M_RREADY | 밖으로 | 읽기 주소 준비됨 |
| SMC_AXI_M_AWSIZE[1:0] | 밖으로 | 버스트 크기 |
| SMC_AXI_M_AWLOCK[1:0] | 밖으로 | 잠금 유형 이 신호는 전송의 원자적 특성에 대한 추가 정보를 제공합니다. |
| SMC_AXI_M_ARLOCK[1:0] | 밖으로 | 잠금 유형 |
| SMC_AXI_M_BID[3:0] | IN | 응답 ID |
| SMC_AXI_M_RID[3:0] | IN | ID 읽기 Tag |
| SMC_AXI_M_RRESP[1:0] | IN | 응답 읽기 |
| SMC_AXI_M_BRESP[1:0] | IN | 응답 쓰기 |
| SMC_AXI_M_AWREADY | IN | 쓰기 주소 준비 |
| SMC_AXI_M_RDATA[63:0] | IN | 데이터 읽기 |
| SMC_AXI_M_WREADY | IN | 쓰기 준비 |
| SMC_AXI_M_BVALID | IN | 쓰기 응답 유효 |
| SMC_AXI_M_ARREADY | IN | 읽기 주소 준비됨 |
| SMC_AXI_M_RLAST | IN | 마지막 읽기 이 신호는 읽기 버스트의 마지막 전송을 나타냅니다. |
| SMC_AXI_M_RVALID | IN | 유효한 읽기 |
소프트 메모리 컨트롤러 모드 AHB0 버스 인터페이스
표 3-6 • 소프트 메모리 컨트롤러 모드 AHB0 버스 인터페이스
| 포트 이름 | 방향 | 설명 |
| SMC_AHB_M_HBURST[1:0] | 밖으로 | AHBL 버스트 길이 |
| SMC_AHB_M_HTRANS[1:0] | 밖으로 | AHBL 전송 유형 – 현재 트랜잭션의 전송 유형을 나타냅니다. |
| SMC_AHB_M_HMASTLOCK | 밖으로 | AHBL 잠금 – 현재 전송이 잠긴 트랜잭션의 일부인 경우 |
| SMC_AHB_M_HWRITE | 밖으로 | AHBL 쓰기 — 높으면 현재 트랜잭션이 쓰기임을 나타냅니다. 낮음이 현재 트랜잭션이 읽기임을 나타내는 경우 |
| SMC_AHB_M_HSIZE[1:0] | 밖으로 | AHBL 전송 크기 – 현재 전송 크기를 나타냅니다(8/16/32바이트 트랜잭션만 해당). |
| SMC_AHB_M_HWDATA[31:0] | 밖으로 | AHBL 데이터 쓰기 – MSS 마스터에서 패브릭 소프트 메모리 컨트롤러로 데이터 쓰기 |
| SMC_AHB_M_HADDR[31:0] | 밖으로 | AHBL 주소 – AHBL 인터페이스의 바이트 주소 |
| SMC_AHB_M_HRESP | IN | AHBL 응답 상태 – 트랜잭션이 끝날 때 높게 구동되면 트랜잭션이 오류와 함께 완료되었음을 나타냅니다. 거래가 끝날 때 낮게 구동되면 거래가 성공적으로 완료되었음을 나타냅니다. |
| SMC_AHB_M_HRDATA[31:0] | IN | AHBL 데이터 읽기 – 패브릭 소프트 메모리 컨트롤러에서 MSS 마스터로 데이터 읽기 |
| SMC_AHB_M_HREADY | IN | AHBL 준비 – 높음은 AHBL 버스가 새 트랜잭션을 수락할 준비가 되었음을 나타냅니다. |
제품 지원
Microsemi SoC 제품 그룹은 고객 서비스, 고객 기술 지원 센터, web사이트, 전자 메일 및 전세계 판매 사무소. 이 부록에는 Microsemi SoC 제품 그룹에 연락하고 이러한 지원 서비스를 사용하는 방법에 대한 정보가 포함되어 있습니다.
고객 서비스
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전 세계에서 650.318.4460으로 전화하세요.
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Microsemi SoC 제품 그룹은 Microsemi SoC 제품에 대한 하드웨어, 소프트웨어 및 설계 질문에 답변할 수 있는 고도로 숙련된 엔지니어로 구성된 고객 기술 지원 센터 직원입니다. 고객 기술 지원 센터는 애플리케이션 노트, 일반적인 설계 주기 질문에 대한 답변, 알려진 문제에 대한 문서 및 다양한 FAQ를 작성하는 데 많은 시간을 할애합니다. 따라서 저희에게 연락하기 전에 온라인 리소스를 방문하십시오. 귀하의 질문에 이미 답변했을 가능성이 큽니다.
기술 지원
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Web대지
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고객 기술 지원 센터에 문의하기
고도로 숙련된 엔지니어가 기술 지원 센터에 상주합니다. 기술 지원 센터는 이메일 또는 Microsemi SoC 제품 그룹을 통해 연락할 수 있습니다. web대지.
이메일
기술적인 질문을 이메일 주소로 전달하고 이메일, 팩스 또는 전화로 답변을 받을 수 있습니다. 또한 디자인 문제가 있는 경우 디자인을 이메일로 보낼 수 있습니다. files 도움을 받을 수 있습니다. 우리는 하루 종일 이메일 계정을 지속적으로 모니터링합니다. 귀하의 요청을 보내실 때 귀하의 요청을 효율적으로 처리하기 위해 귀하의 성명, 회사 이름 및 연락처 정보를 반드시 포함하십시오.
기술 지원 이메일 주소는 soc_tech@microsemi.com.
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Microsemi Corporation(Nasdaq: MSCC)은 통신, 방위 및 보안, 항공우주 및 산업 시장을 위한 포괄적인 반도체 및 시스템 솔루션 포트폴리오를 제공합니다. 제품에는 고성능 및 내방사선 아날로그 혼합 신호 집적 회로, FPGA, SoC 및 ASIC가 포함됩니다. 전력 관리 제품; 시간에 대한 세계 표준을 설정하는 타이밍 및 동기화 장치와 정확한 시간 솔루션; 음성 처리 장치; RF 솔루션; 이산 부품; 엔터프라이즈 스토리지 및 통신 솔루션, 보안 기술 및 확장 가능한 안티 Tamp어 제품; 이더넷 솔루션; PoE(Power-over-Ethernet) IC 및 미드스팬; 맞춤형 설계 기능 및 서비스를 제공합니다. Microsemi는 캘리포니아주 Aliso Viejo에 본사를 두고 있으며 전 세계적으로 약 4,800명의 직원이 근무하고 있습니다. 자세한 내용은 www.microsemi.com.
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문서 / 리소스
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