인텔 OCT FPGA IP 사용자 가이드

OCT Intel FPGA IP를 사용하면 외부 저항을 참조하여 I/O를 동적으로 교정할 수 있습니다. OCT IP는 신호 무결성을 개선하고 보드 공간을 줄이며 메모리 인터페이스와 같은 외부 장치와 통신하는 데 필요합니다. OCT IP는 Intel Stratix® 10, Intel Arria® 10 및 Intel Cyclone® 10 GX 장치에서 사용할 수 있습니다. Stratix V, Arria V 및 Cyclone V 장치에서 설계를 마이그레이션하는 경우 IP를 마이그레이션해야 합니다. 자세한 내용은 관련 정보를 참조하십시오.

OCT Intel FPGA IP 기능

OCT IP는 다음 기능을 지원합니다.

최대 12개의 온칩 종단(OCT) 블록 지원
모든 I/O 핀에서 교정된 온칩 시리즈 종료(RS) 및 교정된 온칩 병렬 종료(RT) 지원

25Ω 및 50Ω의 교정된 종단 값
전원 켜기 및 사용자 모드에서 OCT 교정 지원

OCT 인텔 FPGA IP 오버view

OCT IP 최상위 다이어그램

이 그림은 OCT IP의 최상위 다이어그램을 보여줍니다.

OCT IP 구성 요소

요소	설명
RZQ 핀	이중 목적 핀. OCT와 함께 사용하면 핀이 외부 기준 저항기에 연결되어 필요한 임피던스를 구현하기 위한 교정 코드를 계산합니다.
OCT 블록	교정 코드워드를 생성하여 I/O 버퍼 블록으로 전송합니다.
OCT 논리	OCT 블록에서 직렬로 교정 코드워드를 수신하고 병렬로 교정 코드워드를 버퍼에 전송합니다.

RZQ 핀

각 OCT 블록에는 RZQ 핀이 하나씩 있습니다.

RZQ 핀은 이중 용도 핀입니다. 핀이 OCT 블록에 연결되지 않은 경우 핀을 일반 I/O 핀으로 사용할 수 있습니다.

교정된 핀은 동일한 VCCIO 볼륨을 가져야 합니다.tage는 OCT 블록과 RZQ 핀입니다. 동일한 OCT 블록에 연결된 교정된 핀은 동일한 직렬 및 병렬 종료 값을 가져야 합니다.
RZQ 핀은 해당 OCT 블록에만 연결될 수 있으므로 OCT 블록의 배치를 결정하기 위해 RZQ 핀에 위치 제약 조건을 적용할 수 있습니다.

OCT 블록

OCT 블록은 I/O를 종료하기 위한 교정 코드를 생성하는 구성 요소입니다. 교정하는 동안 OCT는 rzqin 포트를 통해 외부 저항에서 보이는 임피던스와 일치합니다. 그런 다음 OCT 블록은 두 개의 16비트 교정 코드 단어를 생성합니다. 한 단어는 직렬 종료를 교정하고 다른 단어는 병렬 종료를 교정합니다. 전용 버스는 단어를 OCT 로직에 직렬로 전송합니다.

OCT 로직

OCT 블록은 ser_data 포트를 통해 OCT 로직에 직렬로 교정 코드 워드를 전송합니다. 트리거될 때 enser 신호는 교정 코드 워드를 읽을 OCT 블록을 지정합니다. 그런 다음 교정 코드 워드는 직렬-병렬 시프트 로직에 버퍼링됩니다. 그런 다음 s2pload 신호가 자동으로 어설션하여 교정 코드 워드를 I/O 버퍼에 병렬로 전송합니다. 교정 코드 워드는 I/O 블록의 트랜지스터를 활성화하거나 비활성화하여 임피던스와 일치하도록 직렬 또는 병렬 저항을 에뮬레이션합니다.

OCT 로직의 내부

OCT Intel FPGA IP 기능 설명

DDR 메모리 사양을 충족하기 위해 Intel Stratix 10, Intel Arria 10 및 Intel Cyclone 10 GX 디바이스는 단일 종단 I/O 표준에 대한 온칩 시리즈 종단(RS OCT) 및 온칩 병렬 종단(RT OCT)을 지원합니다. OCT는 모든 I/O 뱅크에서 지원될 수 있습니다. VCCIO는 주어진 뱅크의 모든 I/O와 호환되어야 합니다. Intel Stratix 10, Intel Arria 10 또는 Intel Cyclone 10 GX 디바이스에는 각 I/O 뱅크에 하나의 OCT 블록이 있습니다. 각 OCT 블록은 RZQ 핀을 통해 외부 240Ω 레퍼런스 저항과 연결되어야 합니다.

RZQ 핀은 핀이 위치한 I/O 뱅크와 동일한 VCCIO 전원을 공유합니다. RZQ 핀은 OCT 교정을 사용하지 않는 경우 일반 I/O로 사용할 수 있는 이중 기능 I/O 핀입니다. RZQ 핀을 OCT 교정에 사용할 경우 RZQ 핀은 외부 240Ω 저항을 통해 OCT 블록을 접지에 연결합니다. 다음 그림은 OCT가 단일 I/O 열(데이지 체인)에 어떻게 연결되는지 보여줍니다. OCT는 뱅크가 동일한 열에 있고 볼륨을 충족하는 경우 모든 뱅크에 속하는 I/O를 교정할 수 있습니다.tage 요구 사항. 열 사이에 연결이 없기 때문에 OCT는 핀이 OCT의 동일한 I/O 열에 속하는 경우에만 공유될 수 있습니다.

OCT 은행 간 연결

Intel Quartus® Prime Pin Planner의 I/O 열

이 수치는 전ample. 레이아웃은 Intel Stratix 10, Intel Arria 10 또는 Intel Cyclone 10 GX 장치마다 다릅니다.

전원 켜기 모드 인터페이스

전원 켜기 모드의 OCT IP에는 두 가지 주요 인터페이스가 있습니다.

FPGA RZQ 패드를 OCT 블록에 연결하는 하나의 입력 인터페이스
I/O 버퍼에 연결되는 16개의 XNUMX비트 단어 출력

OCT 인터페이스

사용자 모드 OCT

사용자 모드 OCT는 전원 켜기 OCT 모드와 동일한 방식으로 작동하며, 사용자가 제어할 수 있는 기능이 추가되었습니다.

FSM 신호

이 그림은 코어의 유한 상태 머신(FSM)이 OCT 블록의 전용 사용자 신호를 제어하는 것을 보여줍니다. FSM은 OCT 블록이 귀하의 요청에 따라 제어 코드 워드를 교정하거나 전송하도록 보장합니다.

Fitter는 사용자 모드 OCT를 추론하지 않습니다. OCT 블록에서 사용자 모드 OCT 기능을 사용하려면 OCT IP를 생성해야 합니다. 그러나 하드웨어 제한으로 인해 설계에서 사용자 모드 OCT에서 하나의 OCT IP만 사용할 수 있습니다.

메모: 단일 OCT IP는 최대 12개의 OCT 블록을 제어할 수 있습니다.

FSM은 다음 신호를 제공합니다.

시계
다시 놓기
에스투로드
교정_바쁨
교정_교대_바쁨
교정 요청

메모: 이러한 신호는 사용자 모드에서만 사용할 수 있으며 전원 모드에서는 사용할 수 없습니다.

코어 FSM

FSM 흐름

FSM 주

상태	설명
게으른	교정 요청 벡터를 설정하면 FSM이 IDLE 상태에서 CAL 상태로 이동합니다. 교정 요청 벡터를 2클럭 사이클 동안 해당 값으로 유지합니다. 2클럭 사이클 후 FSM은 벡터 사본을 포함합니다. 교정 프로세스를 다시 시작하지 않으려면 벡터를 재설정해야 합니다.
칼	이 상태에서 FSM은 교정 요청 벡터의 어떤 비트가 주장되었는지 확인하고 이를 서비스합니다. 해당 OCT 블록은 완료하는 데 약 2,000클럭 사이클이 걸리는 교정 프로세스를 시작합니다. 교정이 완료되면 교정_비지 신호가 해제됩니다.
마스크 비트 확인	FSM은 벡터의 각 비트가 설정되었는지 확인합니다.

상태	설명
쉬프트 마스크 비트	이 상태는 벡터의 모든 비트를 1에 도달할 때까지 반복합니다.
시리즈 전환	이 상태는 OCT 블록에서 종료 코드를 종료 로직으로 직렬로 전송합니다. 전송을 완료하는 데 32사이클이 걸립니다. 각 전송 후 FSM은 벡터에서 보류 중인 비트를 확인하고 그에 따라 서비스합니다.
업데이트 보류 비트	보류 레지스터는 OCT Intel FPGA IP의 모든 OCT 블록에 해당하는 비트를 보유합니다. 이 상태는 서비스된 요청을 재설정하여 보류 레지스터를 업데이트합니다.
완료	Calibration_shift_busy 신호가 해제되면 s2pload가 자동으로 어설션하여 새 종료 코드를 버퍼로 전송하도록 어설션할 수 있습니다. s2pload 신호는 최소 25ns 동안 어설션합니다. 하드웨어 제한으로 인해 모든 비트가 완료될 때까지 다른 보정을 요청할 수 없습니다. Calibration_shift_busy 벡터가 낮습니다.

OCT 인텔 FPGA IP 디자인 Example

OCT IP는 다음과 같은 설계를 생성할 수 있습니다.ampIP에 대해 선택된 동일한 구성과 일치하는 le. 설계 example는 특정 애플리케이션을 대상으로 하지 않는 간단한 디자인입니다. 디자인 ex를 사용할 수 있습니다.ampIP를 인스턴스화하는 방법에 대한 참조로 le를 사용합니다. 설계 ex를 생성하려면ample files, Generate Ex를 켜세요ampIP 생성 중 생성 대화 상자에서 디자인 옵션을 선택합니다.

메모: OCT IP는 VHDL 생성을 지원하지 않습니다.

소프트웨어는 다음을 생성합니다. _전ampIP와 함께 le_design 디렉토리가 있는 경우 은 귀하의 IP 이름입니다.
그만큼 _전ample_design 디렉토리에는 make_qii_design.tcl 스크립트가 포함되어 있습니다.
.qsys files는 디자인 ex 동안 내부 사용을 위한 것입니다.ample 세대만 해당됩니다. 편집할 수 없습니다. files.

Intel Quartus® Prime Design Ex 생성ample

make_qii_design.tcl 스크립트는 합성 가능한 디자인을 생성합니다.ampIntel Quartus® Prime 프로젝트와 함께 컴파일할 준비가 되었습니다. 합성 가능한 디자인을 생성하려면 examp그렇다면 다음 단계를 따르세요.

디자인과 함께 IP를 생성한 후ample files, 명령 프롬프트에서 다음 스크립트를 실행합니다: quartus_sh -t make_qii_design.tcl.
사용할 정확한 장치를 지정하려면 다음 명령을 사용하세요: quartus_sh -t make_qii_design.tcl .

스크립트는 ed_synth.qpf 프로젝트를 포함하는 qii 디렉토리를 생성합니다. file. Intel Quartus Prime 소프트웨어에서 이 프로젝트를 열고 컴파일할 수 있습니다.

OCT Intel FPGA IP 참조

OCT Intel FPGA IP 매개변수 설정

OCT IP 매개변수

이름	값	설명
OCT 블록 수	1에서 12까지	생성할 OCT 블록 수를 지정합니다. 기본값은 다음과 같습니다. 1.
이전 버전과 호환되는 포트 이름을 사용하세요	On 끄다	ALTOCT IP와 호환되는 레거시 최상위 이름을 사용하려면 이것을 체크합니다. 이 매개변수는 기본적으로 비활성화됩니다.
OCT 모드	전원을 켜다 사용자	OCT를 사용자가 제어할 수 있는지 여부를 지정합니다. 기본값은 다음과 같습니다. 파워업.
OCT 블록 x 보정 모드	하나의 더블 현물 상환 지불	OCT에 대한 교정 모드를 지정합니다. X OCT 블록의 번호에 해당합니다. 기본값은 다음과 같습니다. 하나의.

OCT Intel FPGA IP 신호

입력 인터페이스 신호

신호 이름	방향	설명
르즈킨	입력	RZQ 패드에서 OCT 블록으로의 입력 연결. RZQ 패드는 외부 저항에 연결됩니다. OCT 블록은 rzqin 포트에 연결된 임피던스를 레퍼런스로 사용하여 교정 코드를 생성합니다. 이 신호는 전원 켜기 및 사용자 모드에서 사용할 수 있습니다.
시계	입력	사용자 모드 OCT의 입력 클록. 클록은 20MHz 이하여야 합니다.
다시 놓기	입력	입력 리셋 신호. 리셋은 동기식입니다.
교정 요청	입력	[NUMBER_OF_OCT:0]에 대한 입력 벡터. 모든 비트는 OCT 블록에 해당합니다. 비트가 1로 설정되면 해당 OCT가 교정된 다음 코드 단어를 종료 논리 블록으로 직렬로 이동합니다. 요청은 XNUMX개의 클록 사이클 동안 보류되어야 합니다. 하드웨어 제한으로 인해, 다른 요청이 발행될 때까지 Calibration_shift_busy 벡터가 0이 될 때까지 기다려야 합니다. 그렇지 않으면 요청이 처리되지 않습니다.
교정_교대_바쁨	산출	[NUMBER_OF_OCT:0]에 대한 출력 벡터는 현재 교정 작업을 하고 종료 코드를 종료 논리 블록으로 이동 중인 OCT 블록을 나타냅니다. 비트가 1이면 OCT 블록이 교정 작업을 하고 코드 워드를 종료 논리 블록으로 이동 중임을 나타냅니다.
교정_바쁨	산출	[NUMBER_OF_OCT:0]에 대한 출력 벡터는 현재 교정을 진행 중인 OCT 블록을 나타냅니다. 비트가 1이면 OCT 블록이 교정 중임을 나타냅니다.
15월_ _시리즈_종료 제어[0:XNUMX]	산출	16비트 출력 신호, 0에서 11까지입니다. 이 신호는 입출력 버퍼의 시리즈 종료 제어 포트에 연결됩니다. 이 포트는 R을 교정하는 시리즈 종료 코드를 전송합니다._s.
15월_ _병렬_종료_제어[0:XNUMX]	산출	16비트 출력 신호, 0에서 11까지입니다. 이 신호는 입출력 버퍼의 병렬 종료 제어 포트에 연결됩니다. 이 포트는 R을 교정하는 병렬 종료 코드를 보냅니다._t.

QSF 과제

Intel Stratix 10, Intel Arria 10 및 Intel Cyclone 10 GX 장치에는 다음과 같은 종료 관련 Intel Quartus Prime 설정이 있습니다. file (.qsf) 과제:

입력 종료
출력 종료
종료 제어 차단
RZQ_그룹

QSF 과제

QSF 할당	세부
입력 종료 출력 종료	입/출력 종료 할당은 해당 핀의 종료 값을 옴 단위로 지정합니다. Examp르 :
	set_instance_assignment -이름 INPUT_TERMINATION -에게 set_instance_assignment -이름 OUTPUT_TERMINATION -에게
	직렬/병렬 종료 포트를 활성화하려면 핀의 직렬 및 병렬 종료 값을 지정하는 이러한 할당을 포함합니다. OCT Intel FPGA IP에서 GPIO Intel FPGA IP로 시리즈 종료 제어 및 병렬 종료 제어 포트를 연결해야 합니다. Examp르 :
	set_instance_assignment -name INPUT_TERMINATION "병렬" 교정이 포함된 OHM” -to set_instance_assignment -name OUTPUT_TERMINATION “SERIES 교정이 포함된 OHM” -to
종료 제어 차단	Fitter가 원하는 OCT 블록에서 지정된 핀으로 적절한 연결을 하도록 지시합니다. 이 할당은 I/O 버퍼가 명시적으로 인스턴스화되지 않고 핀을 특정 OCT 블록과 연결해야 할 때 유용합니다. Examp르 :
	set_instance_assignment -name 종료 제어 블록 -에게
RZQ_그룹	이 과제는 Intel Stratix 10, Intel Arria 10 및 Intel Cyclone 10 GX 장치에서만 지원됩니다. 이 과제는 RTL을 수정하지 않고 OCT IP를 생성합니다. Fitter는 넷리스트에서 rzq 핀 이름을 검색합니다. 핀이 없으면 Fitter는 OCT IP와 해당 연결과 함께 핀 이름을 만듭니다. 이를 통해 기존 또는 존재하지 않는 OCT로 교정할 핀 그룹을 만들 수 있으며 Fitter는 설계의 합법성을 보장합니다. Examp르 :
	인스턴스 할당 설정 - 이름 RZQ_GROUP -에게

종료는 입력 및 출력 버퍼에 존재할 수 있으며, 때로는 동시에 존재할 수 있습니다. 핀 그룹을 OCT 블록과 연관시키는 방법은 두 가지가 있습니다.

.qsf 할당을 사용하여 어떤 핀(버스)이 어떤 OCT 블록과 연관되어 있는지 표시합니다. TERMINATION_CONTROL_BLOCK 또는 RZQ_GROUP 할당을 사용할 수 있습니다. 전자의 할당은 핀을 RTL에서 인스턴스화된 OCT와 연관시키는 반면 후자는 핀을 RTL을 수정하지 않고 새로 생성된 OCT와 연관시킵니다.
최상위 수준에서 I/O 버퍼 기본 요소를 인스턴스화하고 이를 적절한 OCT 블록에 연결합니다.

메모: 동일한 VCCIO를 사용하는 모든 I/O 뱅크는 해당 I/O 뱅크에 자체 OCT 블록이 있더라도 하나의 OCT 블록을 공유할 수 있습니다. 교정된 종료를 지원하는 I/O 핀을 원하는 수만큼 OCT 블록에 연결할 수 있습니다. 호환되는 구성을 가진 I/O를 OCT 블록에 연결해야 합니다. 또한 OCT 블록과 해당 I/O가 동일한 VCCIO 및 직렬 또는 병렬 종료 값을 가져야 합니다. 이러한 설정을 사용하면 Fitter가 I/O와 OCT 블록을 같은 열에 배치합니다. Intel Quartus Prime 소프트웨어는 블록에 연결된 핀이 없으면 경고 메시지를 생성합니다.

Arria V, Cyclone V 및 Stratix V 장치에 대한 IP 마이그레이션 흐름

IP 마이그레이션 플로우를 사용하면 Arria V, Cyclone V 및 Stratix V 장치의 ALTOCT IP를 Intel Stratix 10, Intel Arria 10 또는 Intel Cyclone 10 GX 장치의 OCT Intel FPGA IP로 마이그레이션할 수 있습니다. IP 마이그레이션 플로우는 OCT IP를 ALTOCT IP의 설정과 일치하도록 구성하여 IP를 다시 생성할 수 있습니다.

메모: 이 IP는 단일 OCT 교정 모드에서만 IP 마이그레이션 흐름을 지원합니다. 이중 또는 POD 교정 모드를 사용하는 경우 IP를 마이그레이션할 필요가 없습니다.

ALTOCT IP를 OCT Intel FPGA IP로 마이그레이션

ALTOCT IP를 OCT IP로 마이그레이션하려면 다음 단계를 따르세요.

IP 카탈로그에서 ALTOCT IP를 열어보세요.
현재 선택된 장치 제품군에서 Stratix 10, Arria 10 또는 Cyclone 10 GX를 선택하세요.
Finish를 클릭하여 매개변수 편집기에서 OCT IP를 엽니다. 매개변수 편집기는 ALTOCT IP 설정과 유사한 OCT IP 설정을 구성합니다.
두 가지 사이에 호환되지 않는 설정이 있는 경우 새로 지원되는 설정을 선택하세요.

마침을 클릭하여 IP를 다시 생성합니다.
RTL의 ALTOCT IP 인스턴스를 OCT IP로 바꾸세요.

메모: OCT IP 포트 이름은 ALTOCT IP 포트 이름과 일치하지 않을 수 있습니다. 따라서 인스턴스화에서 IP 이름을 변경하는 것만으로는 충분하지 않습니다.

OCT Intel FPGA IP 사용자 가이드 아카이브

IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.

IP 코어 버전	사용자 가이드
17.1	Intel FPGA OCT IP 코어 사용자 가이드

OCT Intel FPGA IP 사용자 가이드에 대한 문서 개정 내역

문서 버전	인텔 Quatus 프라임 버전	IP 버전	변화
2019.07.03	19.2	19.1	Intel Stratix 10 장치에 대한 지원이 추가되었습니다. 다음 IP 이름을 업데이트했습니다. “인텔 FPGA OCT”에서 “OCT 인텔 FPGA IP”로 “인텔 FPGA GPIO”에서 “GPIO 인텔 FPGA IP”로 s2pload 신호를 업데이트했습니다: 사용 가능한 사용자 신호에서 s2pload를 제거했습니다. s2pload 신호 동작에 대한 설명이 업데이트되었습니다.

날짜	버전	변화
2017년 XNUMX월	2017.11.06	Intel Cyclone 10 GX 장치에 대한 지원이 추가되었습니다. Altera OCT IP 코어의 이름을 Intel FPGA OCT IP 코어로 변경했습니다. Qsys를 Platform Designer로 이름을 변경했습니다. 추가적인 인텔 리브랜딩을 위해 텍스트를 업데이트했습니다.
2017년 XNUMX월	2017.05.08	인텔로 브랜드 변경.
2015년 XNUMX월	2015.12.07	"메가 기능" 인스턴스를 "IP 코어"로 변경했습니다. 변경된 인스턴스 쿼투스 II 에게 쿼터스 프라임. 스타일과 명확성을 개선하기 위해 콘텐츠와 링크를 다양하게 편집했습니다.
2014년 XNUMX월	2014.08.18	사용자 모드에서 OCT 보정에 대한 정보를 추가했습니다. IP 코어 신호 및 매개변수를 업데이트했습니다. core_rzqin_export가 rzqin으로 변경되었습니다. core_series_termination_control_export가 다음으로 변경되었습니다. 15월_ _시리즈_종료 제어[0:XNUMX] core_parallel_termination_control_export가 oct_로 변경되었습니다. _병렬_종료_제어[15:0]
2013년 XNUMX월	2013.11.29	최초 출시.

ID: 683708
버전: 2019.07.03

문서 / 리소스

인텔 OCT FPGA IP [PDF 파일] 사용자 가이드
OCT FPGA IP, OCT, FPGA IP

참고문헌

사용자 설명서

인텔 OCT FPGA IP

관련 정보