인텔 인터라켄 2세대 FPGA IP 릴리스 노트
인터라켄(2세대) Intel® FPGA IP 릴리스 노트
특정 IP 코어 버전에 대한 릴리스 노트를 사용할 수 없는 경우 해당 버전의 IP 코어에는 변경 사항이 없습니다. v18.1까지의 IP 업데이트 릴리스에 대한 자세한 내용은 Intel Quartus Prime Design Suite 업데이트 릴리스 노트를 참조하십시오. Intel® FPGA IP 버전은 v19.1까지 Intel Quartus® Prime Design Suite 소프트웨어 버전과 일치합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2부터 Intel FPGA IP에는 새로운 버전 관리 체계가 있습니다. Intel FPGA IP 버전(XYZ) 번호는 각 Intel Quartus Prime 소프트웨어 버전에 따라 변경될 수 있습니다. 변경사항:
- X는 IP의 주요 개정을 나타냅니다. Intel Quartus Prime 소프트웨어를 업데이트하는 경우 IP를 재생성해야 합니다.
- Y는 IP에 새로운 기능이 포함되어 있음을 나타냅니다. 이러한 새로운 기능을 포함하도록 IP를 재생성하십시오.
- Z는 IP에 사소한 변경이 포함되어 있음을 나타냅니다. 이러한 변경 사항을 포함하려면 IP를 재생성하십시오.
- Intel Quartus Prime Design Suite 업데이트 릴리스 정보
- Interlaken(2세대) Intel FPGA IP 사용 설명서
- 기술 자료의 Interlaken(2세대) Intel FPGA IP에 대한 정오표
- Interlaken(2세대) Intel Stratix 10 FPGA IP 디자인 Example 사용자 가이드
- 인터라켄(2세대) Intel Agilex FPGA IP 디자인 Example 사용자 가이드
- 인텔 FPGA IP 코어 소개
인터라켄(2세대) Intel FPGA IP v20.0.0
표 1. v20.0.0 2020.10.05
| 인텔 Quatus 프라임 버전 | 설명 | 영향 |
|
20.3 |
25.78125Gbps 데이터 속도에 대한 지원이 추가되었습니다. | — |
| 데이터 속도 지원을 25.3Gbps에서 25.28Gbps로, 25.8Gbps에서 25.78125Gbps로 수정했습니다. |
— |
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 현재 사양으로 보증하지만 언제든지 통지 없이 제품 및 서비스를 변경할 수 있는 권한을 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 응용 프로그램 또는 사용으로 인해 발생하는 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전에 그리고 제품이나 서비스를 주문하기 전에 장치 사양의 최신 버전을 확인하는 것이 좋습니다.
다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.
인터라켄(2세대) Intel FPGA IP v19.3.0
표 2. v19.3.0 2020.06.22
| 인텔 Quatus 프라임 버전 | 설명 | 영향 |
|
19.3.0 |
이제 IP는 Interlaken Look-aside 기능을 지원합니다. | — |
| 새로운 것을 추가했습니다 인터라켄 Look-aside 모드 활성화 IP 매개변수 편집기의 매개변수입니다. | Interlaken Look-aside 모드에서 IP를 구성할 수 있습니다. | |
| 전송 모드 선택 매개변수는 현재 버전의 Intel Quartus Prime 소프트웨어에서 제거되었습니다. |
— |
|
| H-타일 및 E-타일(NRZ 모드) IP 코어 변형에서 레인 수 12.5에 대한 10Gbps 데이터 속도 지원을 추가했습니다. |
— |
|
| IP에서 다음 신호를 제거했습니다.
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
— |
|
| 다음과 같은 새로운 신호가 추가되었습니다.
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| 레지스터 맵에서 다음 두 오프셋을 제거했습니다.
• 16시 40분 - TX_READY_XCVR • 16시 41분 - RX_READY_XCVR |
— |
|
| 디자인의 하드웨어 테스트 examp이제 Intel Agilex™ 장치에서 파일을 사용할 수 있습니다. | 디자인을 테스트해 볼 수 있습니다.ampIntel Agilex F 시리즈 트랜시버-SoC 개발 키트에 대한 파일입니다. | |
| Intel Stratix® 2 H-tile 또는 E-tile 장치를 대상으로 하는 Interlaken(10세대) IP 인스턴스에 대해 데이터 속도와 트랜시버 참조 클럭 주파수를 약간 다른 값으로 변경할 수 있습니다. 데이터 전송률 변경 방법은 KDB를 참고하세요. |
타일에 따라 데이터 속도를 사용자 정의할 수 있습니다. |
인터라켄(2세대) Intel FPGA IP v19.2.1
표 3. v19.2.1 2019.09.27
| 인텔 Quatus 프라임 버전 | 설명 | 영향 |
|
19.3 |
E-tile 트랜시버를 갖춘 Intel Agilex 장치의 공개 릴리스입니다. | — |
| Interlaken(2세대) Intel Stratix 10 FPGA IP를 Interlaken(2세대) Intel FPGA IP로 이름 변경 |
— |
Interlaken(2세대) Intel Stratix 10 FPGA IP v18.1 업데이트 1
표 4. 버전 18.1 업데이트 1 2019.03.15
| 설명 | 영향 |
| 다중 세그먼트 모드 지원이 추가되었습니다. | — |
| 추가됨 세그먼트 수 매개변수. | — |
| • 다음과 같이 레인 및 데이터 속도 조합에 대한 지원이 추가되었습니다.
— Intel Stratix 10 L-tile 장치의 경우: • 4/12.5/25.3Gbps 레인 속도의 25.8레인 • 8Gbps 레인 속도의 12.5레인 — Intel Stratix 10 H-Tile 장치의 경우: • 4/12.5/25.3Gbps 레인 속도의 25.8레인 • 8/12.5/25.3Gbps 레인 속도의 25.8레인 • 10/25.3Gbps 레인 속도의 레인 25.8개 — Intel Stratix 10 E-tile(NRZ) 장치의 경우: • 4/6.25/12.5/25.3Gbps 레인 속도의 25.8레인 • 8/12.5/25.3Gbps 레인 속도의 25.8레인 • 10/25.3Gbps 레인 속도의 레인 25.8개 • 12Gbps 레인 속도의 10.3125개 레인 |
— |
| • 다음과 같은 새로운 전송 사용자 인터페이스 신호를 추가했습니다.
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • 다음과 같은 새로운 수신기 사용자 인터페이스 신호를 추가했습니다.
- irx_eob1 - irx_eopbits1 - irx_chan1 - irx_err1 - irx_err |
— |
인터라켄(2세대) Intel Stratix 10 FPGA IP v18.1
표 5. 버전 18.1 2018.09.10
| 설명 | 영향 | 노트 |
| 문서 타일의 이름을 다음으로 변경했습니다. Interlaken(2세대) Intel Stratix 10 FPGA IP 사용자 가이드 |
— |
— |
| Interlaken(2세대) IP 코어에 대한 VHDL 시뮬레이션 모델 및 테스트벤치 지원이 추가되었습니다. |
— |
— |
| IP 코어에 다음과 같은 새 레지스터가 추가되었습니다. | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ 상태 |
— | 이러한 레지스터는 Intel Stratix 10 E-Tile 장치 변형에서만 사용할 수 있습니다. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ 상태 |
인터라켄(2세대) Intel FPGA IP v18.0.1
표 6. 버전 18.0.1 2018년 XNUMX월
| 설명 | 영향 | 노트 |
| E-Tile 트랜시버가 있는 Intel Stratix 10 장치에 대한 지원이 추가되었습니다. |
— |
— |
| PAM53.125 모드에서 Intel Stratix 10 E-Tile 장치에 대한 4Gbps 데이터 속도 지원을 추가했습니다. |
— |
— |
| PAM10 모드에서 Intel Stratix 4 E-Tile 장치용 클럭 신호 mac_clkin을 추가했습니다. |
— |
— |
인터라켄(2세대) Intel FPGA IP v18.0
표 7. 버전 18.0 2018년 XNUMX월
| 설명 | 영향 | 노트 |
| Intel 리브랜딩에 따라 Interlaken IP 코어(2세대)의 이름을 Interlaken(2세대) Intel FPGA IP로 변경했습니다. |
— |
— |
| 레인 수 25.8 및 6에 대해 12Gbps 데이터 속도 지원이 추가되었습니다. |
— |
— |
| Cadence Xcelium* Parallel 시뮬레이터에 대한 지원이 추가되었습니다. |
— |
— |
인터라켄 IP 코어(2세대) v17.1
표 8. 버전 17.1 2017년 XNUMX월
| 설명 | 영향 | 노트 |
| Intel FPGA IP 라이브러리의 최초 릴리스입니다. | — | — |
관련 정보
인터라켄 IP 코어(2세대) 사용자 가이드
인터라켄(2세대) Intel FPGA IP 사용자 가이드 아카이브
| Quartus 버전 | IP 코어 버전 | 사용자 가이드 |
| 20.2 | 19.3.0 | Interlaken(2세대) FPGA IP 사용 설명서 |
| 19.3 | 19.2.1 | Interlaken(2세대) FPGA IP 사용 설명서 |
| 19.2 | 19.2 | Interlaken(2세대) FPGA IP 사용 설명서 |
| 18.1.1 | 18.1.1 | Interlaken(2세대) Intel Stratix 10 FPGA IP 사용자 가이드 |
| 18.1 | 18.1 | Interlaken(2세대) Intel Stratix 10 FPGA IP 사용자 가이드 |
| 18.0.1 | 18.0.1 | Interlaken(2세대) FPGA IP 사용 설명서 |
| 18.0 | 18.0 | Interlaken(2세대) Intel FPGA IP 사용 설명서 |
| 17.1 | 17.1 | 인터라켄 IP 코어(2세대) 사용자 가이드 |
IP 버전은 v19.1까지의 Intel Quartus Prime Design Suite 소프트웨어 버전과 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP 코어에는 새로운 IP 버전 관리 체계가 적용됩니다. IP 코어 버전이 목록에 없으면 이전 IP 코어 버전의 사용 설명서가 적용됩니다.
문서 / 리소스
 |
인텔 인터라켄 2세대 FPGA IP 릴리스 노트 [PDF 파일] 지침 인터라켄 2세대 FPGA IP 릴리스 노트, 인터라켄 2세대, FPGA IP 릴리스 노트 |
