인텔 F-타일 인터라켄 FPGA IPDesign Example 사용자 가이드

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1 인텔 F-타일 인터라켄 FPGA IPDesign Example 사용자 가이드

2 1. 빠른 시작 가이드

3 2. 디자인 익스amp르 설명

4 3. F-타일 인터라켄 인텔 FPGA IP 디자인 Examp사용자 가이드 아카이브

5 4. F-Tile Interlaken Intel FPGA IP Design Ex 문서 개정 내역ample 사용자 가이드

6 문서 / 리소스

6.1 참고문헌

7 관련 게시물

인텔 F-타일 인터라켄 FPGA IPDesign Example 사용자 가이드

Intel® Quartus® Prime Design Suite용 업데이트: 21.4
IP 버전: 3.1.0

1. 빠른 시작 가이드

F-Tile Interlaken Intel® FPGA IP 코어는 시뮬레이션 테스트벤치와 하드웨어 설계를 제공합니다.amp컴파일 및 하드웨어 테스트를 지원하는 파일입니다. 예를 들어 디자인을 생성할 때amp파일, 매개변수 편집기는 자동으로 file디자인을 시뮬레이션, 컴파일 및 테스트하는 데 필요합니다.

테스트벤치 및 디자인 examp파일은 F-타일 장치에 대해 NRZ 및 PAM4 모드를 지원합니다.
F-Tile Interlaken Intel FPGA IP 코어는 설계 ex를 생성합니다.amp레인 수 및 데이터 속도의 지원되는 다음 조합에 대한 파일.

표 1. IP 지원 레인 수와 데이터 속도의 조합
Intel Quartus® Prime Pro Edition 소프트웨어 버전 21.4에서는 다음 조합이 지원됩니다. 모두
다른 조합은 Intel Quartus Prime Pro Edition의 향후 버전에서 지원될 예정입니다.

그림 1. Design Ex의 개발 단계ample

(1) 이 변형은 Interlaken Look-aside 모드를 지원합니다.
(2) 10레인 구성 설계의 경우 F-타일에는 채널 스큐를 최소화하기 위해 본딩된 트랜시버 클로킹을 활성화하기 위해 TX PMA의 12레인이 필요합니다.

*다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.

F-Tile Interlaken Intel FPGA IP 코어 디자인 examp파일은 다음 기능을 지원합니다.

내부 TX-RX 직렬 루프백 모드
고정 크기 패킷 자동 생성
기본 패킷 검사 기능
시스템 콘솔을 사용하여 재테스트 목적으로 설계를 재설정하는 기능

그림 2. 상위 수준 블록 다이어그램

관련 정보

F-Tile Interlaken Intel FPGA IP 사용 설명서
F-Tile Interlaken Intel FPGA IP 릴리스 노트

1.1. 하드웨어 및 소프트웨어 요구 사항
ex를 테스트하려면amp설계를 위해 다음 하드웨어 및 소프트웨어를 사용하십시오.

Intel Quartus Prime Pro Edition 소프트웨어 버전 21.4
Intel Quartus Prime Pro Edition 소프트웨어와 함께 사용 가능한 시스템 콘솔
지원되는 시뮬레이터:
— 개요* VCS*
— Synopsys VCS MX
— Siemens* EDA ModelSim* SE 또는 Questa*
— 케이던스* Xcelium*

Intel Agilex™ I-시리즈 트랜시버-SoC 개발 키트

1.2. 디자인 생성
그림 3. 절차

디자인 ex를 생성하려면 다음 단계를 따르십시오.amp파일 및 테스트벤치:

Intel Quatus Prime Pro Edition 소프트웨어에서 다음을 클릭합니다. File ➤ 새 프로젝트 마법사를 사용하여 새 Intel Quartus Prime 프로젝트를 생성하거나 File ➤ 프로젝트를 열어 기존 Intel Quartus Prime 프로젝트를 엽니다. 마법사는 장치를 지정하라는 메시지를 표시합니다.

장치 제품군 Agilex를 지정하고 F-Tile이 있는 장치를 설계에 선택하십시오.
IP 카탈로그에서 F-Tile Interlaken Intel FPGA IP를 찾아 두 번 클릭합니다. 새 IP 변형 창이 나타납니다.

최상위 이름 지정 사용자 지정 IP 변형에 대해. 매개변수 편집기는 IP 변형 설정을 file 명명 된 .ip.
확인을 클릭합니다. 매개변수 편집기가 나타납니다.

그림 4. 예amp디자인 탭

6. IP 탭에서 IP 코어 변형에 대한 매개변수를 지정합니다.
7. 엑스에서amp디자인 탭에서 시뮬레이션 옵션을 선택하여 테스트벤치를 생성합니다. 하드웨어 설계를 생성하려면 합성 옵션을 선택하세요.amp르. 설계 ex를 생성하려면 시뮬레이션 및 합성 옵션 중 하나 이상을 선택해야 합니다.amp르.
8. 생성된 HDL 형식의 경우 Verilog 및 VHDL 옵션을 모두 사용할 수 있습니다.
9. 대상 개발 키트의 경우 Agilex I-시리즈 트랜시버-SOC 개발 키트를 선택합니다.

참고: 개발 키트 옵션을 선택하면 핀 할당은 Intel Agilex I-시리즈 트랜시버-SoC 개발 키트 장치 부품 번호(AGIB027R31B1E2VR0)에 따라 설정되며 선택한 장치와 다를 수 있습니다. 다른 PCB의 하드웨어에서 설계를 테스트하려는 경우 개발 키트 없음 옵션을 선택하고 .qsf에서 적절한 핀 할당을 수행하십시오. file
10. Ex 생성을 클릭합니다.amp르 디자인. 더 셀렉트 엑스amp디자인 디렉토리 창이 나타납니다.
11. 디자인을 수정하고 싶다면 examp표시된 기본값의 파일 디렉토리 경로 또는 이름(ilk_f_0_example_design), 새 경로를 찾아 새 디자인 ex를 입력합니다.amp파일 디렉토리 이름.
12. 확인을 클릭하십시오.

참고: F-Tile Interlaken Intel FPGA IP 디자인 ex에서는amp파일에서 SystemPLL은 자동으로 인스턴스화되고 F-Tile Interlaken Intel FPGA IP 코어에 연결됩니다. 디자인 ex의 SystemPLL 계층 경로amp르:

example_design.test_env_inst.test_dut.dut.pll

디자인 ex의 SystemPLLample는 트랜시버와 동일한 156.26MHz 기준 클럭을 공유합니다.

1.3. 디렉토리 구조
F-Tile Interlaken Intel FPGA IP 코어는 다음을 생성합니다. file디자인을 위한 거야
examp르 :
그림 5. 디렉토리 구조

표 2. 하드웨어 설계 Example File 설명
이것들 files는ample_installation_dir>/ilk_f_0_example_design 디렉토리.

표 3. 테스트벤치 File 설명
이것 file 에ample_installation_dir>/ilk_f_0_example_design/example_design/rtl 디렉토리.

표 4. 테스트벤치 스크립트
이것들 files는ample_installation_dir>/ilk_f_0_example_design/example_design/testbench 디렉토리.

1.4. 설계 Ex 시뮬레이션amp르 테스트벤치
그림 6. 절차

테스트 벤치를 시뮬레이션하려면 다음 단계를 따르십시오.

명령 프롬프트에서 테스트벤치 시뮬레이션 디렉터리로 변경합니다. 디렉토리 경로는ample_installation_dir>/example_design/testbench.

선택한 지원 시뮬레이터에 대한 시뮬레이션 스크립트를 실행합니다. 스크립트는 시뮬레이터에서 테스트벤치를 컴파일하고 실행합니다. 스크립트는 시뮬레이션이 완료된 후 SOP 및 EOP 수가 일치하는지 확인해야 합니다.

표 5. 시뮬레이션 실행 단계

3. 결과를 분석합니다. 성공적인 시뮬레이션은 패킷을 송수신하고 "Test PASSED"를 표시합니다.
디자인 ex를 위한 테스트벤치ample는 다음 작업을 완료합니다.

F-Tile Interlaken Intel FPGA IP 코어를 인스턴스화합니다.
PHY 상태를 인쇄합니다.
메타프레임 동기화(SYNC_LOCK) 및 단어(블록) 경계 확인
(WORD_LOCK).
개별 레인이 잠기고 정렬될 때까지 기다립니다.
패킷 전송을 시작합니다.
패킷 통계를 확인합니다.
— CRC24 오류
— SOP
— EOP

다음은amp파일 출력은 성공적인 시뮬레이션 테스트 실행을 보여줍니다.

참고: 인터라켄 디자인 examp시뮬레이션 테스트벤치는 100개의 패킷을 보내고 100개의 패킷을 받습니다.

다음은amp파일 출력은 Interlaken Look-aside 모드에 대한 성공적인 시뮬레이션 테스트 실행을 보여줍니다.

1.5. 하드웨어 설계 Ex 컴파일 및 구성ample

전 보장ample 디자인 생성이 완료되었습니다.
Intel Quartus Prime Pro Edition 소프트웨어에서 Intel Quartus Prime 프로젝트를 엽니다.ample_installation_dir>/example_design.qpf>.
에 처리 중 메뉴를 클릭하세요 컴파일 시작.
성공적인 컴파일 후 .sof file 지정된 디렉토리에서 사용할 수 있습니다.
다음 단계에 따라 하드웨어를 프로그래밍하세요.ampF-타일을 사용하는 Intel Agilex 장치의 파일 디자인:
ㅏ. 개발 키트를 호스트 컴퓨터에 연결합니다.
비. 개발 키트의 일부인 Clock Control 애플리케이션을 실행합니다. 설계 ex에 대한 새로운 주파수 설정amp르 다음과 같이 :
• NRZ 모드의 경우:
— Si5391(U18), OUT0: 설계 요구 사항에 따라 pll_ref_clk(3) 값으로 설정합니다.
• PAM 모드의 경우:
— Si5391(U45), OUT1: 설계 요구 사항에 따라 pll_ref_clk(3) 값으로 설정합니다.
— Si5391(U19), OUT1: 설계 요구 사항에 따라 mac_pll_ref_clk(3) 값으로 설정합니다. 씨. 딸깍 하는 소리 도구 ➤ 프로그래머 ➤ 하드웨어 설정.
디. 프로그래밍 장치를 선택합니다. Intel Agilex I-시리즈 트랜시버-SoC 개발 키트를 추가합니다.
이자형. 다음을 확인하세요. 방법 로 설정되었습니다 JTAG.
에프. Intel Agilex I-시리즈 장치를 선택하고 장치 추가. 프로그래머는 보드에 있는 장치 간의 연결 다이어그램을 표시합니다.
g. 에 대한 확인란을 선택합니다.소프.
시간. 확인란을 선택하세요. 프로그램/구성 열.
나. 딸깍 하는 소리 시작.

1.6. 하드웨어 설계 테스트 Example
F-tile Interlaken Intel FPGA IP 디자인 ex를 컴파일한 후amp파일을 만들고 장치를 구성한 후 시스템 콘솔을 사용하여 IP 코어와 해당 레지스터를 프로그래밍할 수 있습니다.

다음 단계에 따라 시스템 콘솔을 불러오고 하드웨어 설계를 테스트하십시오.amp르 :

CRC32, CRC24 및 검사기에는 오류가 없습니다.
전송된 SOP 및 EOP는 수신된 SOP 및 EOP와 일치해야 합니다.

다음은amp파일 출력은 Interlaken 모드에서 성공적인 테스트 실행을 보여줍니다.

다음은amp파일 출력은 Interlaken Lookaside 모드에서 성공적인 테스트 실행을 보여줍니다.

2. 디자인 익스amp르 설명

디자인 전amp파일은 Interlaken IP 코어의 기능을 보여줍니다.

2.1. 디자인 익스amp파일 구성 요소
전직amp설계는 시스템과 PLL 참조 클럭 및 필요한 설계 구성 요소를 연결합니다. 전amp파일 설계는 내부 루프백 모드에서 IP 코어를 구성하고 IP 코어 TX 사용자 데이터 전송 인터페이스에서 패킷을 생성합니다. IP 코어는 트랜시버를 통해 내부 루프백 경로에서 이러한 패킷을 보냅니다.

IP 코어 수신기가 루프백 경로에서 패킷을 수신한 후 Interlaken 패킷을 처리하고 RX 사용자 데이터 전송 인터페이스에서 전송합니다. 전amp파일 설계는 수신 및 전송된 패킷이 일치하는지 확인합니다.

F-Tile Interlaken Intel FPGA IP 디자인 examp파일에는 다음 구성 요소가 포함됩니다.

F-Tile 인터라켄 인텔 FPGA IP 코어
패킷 생성기 및 패킷 검사기
F-Tile 참조 및 시스템 PLL 클럭 Intel FPGA IP 코어

2.2. 디자인 익스amp르 플로우
F-Tile Interlaken Intel FPGA IP 하드웨어 설계 examp다음 단계를 완료합니다.

F-tile Interlaken Intel FPGA IP 및 F-Tile을 재설정합니다.
인터라켄 IP(시스템 재설정)와 F-tile TX(tile_tx_rst_n)에 대한 재설정을 해제합니다.
내부 루프백 모드에서 F-tile Interlaken Intel FPGA IP를 구성합니다.
F-tile RX(tile_rx_rst_n)의 재설정을 해제합니다.
IP 코어의 TX 사용자 데이터 전송 인터페이스로 페이로드에 미리 정의된 데이터가 있는 Interlaken 패킷 스트림을 보냅니다.

수신된 패킷을 확인하고 상태를 보고합니다. 하드웨어 설계 ex에 포함된 패킷 검사기amp파일은 다음과 같은 기본 패킷 검사 기능을 제공합니다.
• 전송된 패킷 순서가 올바른지 확인하십시오.
• 데이터가 전송 및 수신되는 동안 SOP(패킷 시작) 및 EOP(패킷 끝) 수가 일치하는지 확인하여 수신된 데이터가 예상 값과 일치하는지 확인합니다.

*다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.

2.3. 인터페이스 신호
표 6. 설계 Examp인터페이스 신호

2.4. 지도 등록

메모:

디자인 전amp파일 레지스터 주소는 0x20**으로 시작하는 반면 Interlaken IP 코어 레지스터 주소는 0x10**으로 시작합니다.

F-타일 PHY 레지스터 주소는 0x30**으로 시작하고 F-타일 FEC 레지스터 주소는 0x40**으로 시작합니다. FEC 레지스터는 PAM4 모드에서만 사용할 수 있습니다.
액세스 코드: RO—읽기 전용 및 RW—읽기/쓰기.
시스템 콘솔이 디자인 ex를 읽습니다.amp파일은 테스트 상태를 화면에 등록하고 보고합니다.

표 7. 설계 Examp등록 지도

표 8. 설계 ExampInterlaken Look-aside Design Ex 지도 등록ample
디자인 ex를 생성할 때 이 레지스터 맵을 사용하십시오.ampInterlaken Look-aside Mode 활성화 매개변수가 켜져 있는 파일입니다.

2.5. 리셋
F-Tile Interlaken Intel FPGA IP 코어에서는 재설정(reset_n=0)을 시작하고 IP 코어가 재설정 승인(reset_ack_n=0)을 반환할 때까지 보류합니다. 재설정이 제거된 후(reset_n=1) 재설정 승인은 초기 상태(reset_ack_n=1)로 돌아갑니다. 디자인엑스에서는amp예를 들어 rst_ack_sticky 레지스터는 재설정 승인 어설션을 보유하고 재설정 제거를 트리거합니다(reset_n=1). 설계 요구 사항에 맞는 대체 방법을 사용할 수 있습니다.

중요한: 내부 직렬 루프백이 필요한 모든 시나리오에서는 F-tile의 TX 및 RX를 특정 순서로 개별적으로 해제해야 합니다. 자세한 내용은 시스템 콘솔 스크립트를 참조하십시오.

그림 7. NRZ 모드의 재설정 시퀀스

그림 8. PAM4 모드의 재설정 순서

3. F-타일 인터라켄 인텔 FPGA IP 디자인 Examp사용자 가이드 아카이브

IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.

4. F-Tile Interlaken Intel FPGA IP Design Ex 문서 개정 내역ample 사용자 가이드

인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 FPGA 및 반도체 제품의 성능을 현재까지 보증합니다.
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