외부 메모리 인터페이스 Intel Stratix 10 FPGA IP Design Example

디자인 전amp외부 메모리 인터페이스용 빠른 시작 안내서 Intel® Stratix® 10 FPGA IP

새로운 인터페이스와 더욱 자동화된 디자인 examp파일 흐름은 Intel® Stratix® 10 외부 메모리 인터페이스에서 사용할 수 있습니다. 엑스amp매개변수 편집기의 디자인 탭을 사용하면 합성 및 시뮬레이션 생성을 지정할 수 있습니다. file EMIF IP를 확인하는 데 사용할 수 있는 세트입니다. 전직을 생성할 수 있습니다.amp인텔 FPGA 개발 키트 또는 사용자가 생성하는 모든 EMIF IP용으로 특별히 설계된 파일입니다.

그림 1. 일반 설계 Examp르 워크플로우

그림 2. EMIF Ex 생성ampIntel Stratix 10 개발 키트를 사용한 설계

EMIF 프로젝트 생성

인텔 Quartus® Prime 소프트웨어 버전 17.1 이상의 경우 EMIF IP 및 디자인 ex를 생성하기 전에 인텔 Quartus Prime 프로젝트를 생성해야 합니다.amp르.

1. Intel Quatus Prime 소프트웨어를 실행하고 다음을 선택합니다. File ➤ 새 프로젝트 마법사. 다음을 클릭합니다.
2. 만들려는 프로젝트의 디렉토리와 nme를 지정합니다. 다음을 클릭합니다.
3. 빈 프로젝트가 선택되었는지 확인합니다. 다음을 두 번 클릭합니다.
4. 이름 필터에서 장치 부품 번호를 입력합니다.
5. 사용 가능한 장치에서 적절한 장치를 선택합니다.
6. 마침을 클릭합니다.

EMIF IP 생성 및 구성

다음 단계는 EMIF IP를 생성하고 구성하는 방법을 보여줍니다. 이 연습에서는 DDR4 인터페이스를 생성하지만 단계는 다른 프로토콜과 비슷합니다.

1. IP Catalog 창에서 Intel Stratix 10 External Memory Interfaces를 선택합니다. (IP Catalog 창이 보이지 않으면 View ➤ 유틸리티 창 ➤ IP 카탈로그.)
2. IP 매개변수 편집기에서 EMIF IP의 엔티티 이름을 제공하십시오(여기서 제공하는 이름은 file IP 이름) 디렉토리를 지정합니다. 만들기를 클릭합니다.
3. 매개변수 편집기에는 EMIF 구현을 반영하도록 매개변수를 구성해야 하는 여러 탭이 있습니다.

Intel Stratix 10 EMIF 매개변수 편집기 지침

표 1. EMIF 매개변수 편집기 지침

매개변수 편집기 탭	가이드라인
일반적인	다음 매개변수가 올바르게 입력되었는지 확인하십시오. • 장치의 속도 등급. • 메모리 클록 주파수. • PLL 기준 클록 주파수.
메모리	• 메모리 장치의 데이터 시트를 참조하여 매개변수를 입력하십시오. 메모리 꼬리표. • ALERT# 핀의 특정 위치도 입력해야 합니다. (DDR4 메모리 프로토콜에만 적용됩니다.)
멤 입출력	• 초기 프로젝트 조사를 위해 다음의 기본 설정을 사용할 수 있습니다. 메모리 I/O 꼬리표. • 고급 설계 검증을 위해 보드 시뮬레이션을 수행하여 최적의 종단 설정을 도출해야 합니다.
FPGA 입출력	• 초기 프로젝트 조사를 위해 다음의 기본 설정을 사용할 수 있습니다. FPGA 입출력 꼬리표. • 고급 설계 검증을 위해 관련 IBIS 모델로 보드 시뮬레이션을 수행하여 적절한 I/O 표준을 선택해야 합니다.
메모리 타이밍	• 초기 프로젝트 조사를 위해 다음의 기본 설정을 사용할 수 있습니다. 메모리 타이밍 꼬리표. • 고급 설계 검증을 위해 메모리 장치의 데이터 시트에 따라 매개변수를 입력해야 합니다.
판자	• 초기 프로젝트 조사를 위해 다음의 기본 설정을 사용할 수 있습니다. 판자 꼬리표. • 고급 설계 검증 및 정확한 타이밍 종료를 위해 보드 시뮬레이션을 수행하여 정확한 ISI(심볼 간 간섭)/누화 및 보드 및 패키지 스큐 정보를 도출하고 이를 보드에 입력해야 합니다. 판자 꼬리표.
제어 장치	메모리 컨트롤러에 대해 원하는 구성 및 동작에 따라 컨트롤러 매개변수를 설정합니다.
진단	에서 매개변수를 사용할 수 있습니다. 진단 메모리 인터페이스 테스트 및 디버깅을 지원하는 탭.
Examp르 디자인	그만큼 Examp르 디자인 탭을 사용하면 디자인 ex를 생성할 수 있습니다.amp합성 및 시뮬레이션을 위한 파일. 생성된 디자인 examp파일은 EMIF IP와 메모리 인터페이스를 검증하기 위해 무작위 트래픽을 생성하는 드라이버로 구성된 완전한 EMIF 시스템입니다.

개별 매개변수에 대한 자세한 내용은 Intel Stratix 10 외부 메모리 인터페이스 IP 사용 설명서에서 메모리 프로토콜에 해당하는 장을 참조하십시오.

합성 가능한 EMIF 설계 Ex 생성ample

Intel Stratix 10 개발 키트의 경우 대부분의 Intel Stratix 10 EMIF IP 설정을 기본값으로 두는 것으로 충분합니다. 합성 가능한 디자인 ex를 생성하려면amp르, 다음 단계를 따르십시오.

1. Diagnostics 탭에서 EMIF Debug Toolkit/On-Chip Debug Port 및 In-System-Sources-and-Probes를 활성화하여 사용 가능한 디버깅 기능에 대한 액세스를 제공합니다.
2. 엑스에서amp디자인 탭에서 합성 상자가 선택되어 있는지 확인합니다.
3. EMIF IP를 구성하고 Generate Ex를 클릭합니다.amp창의 오른쪽 상단 모서리에 있는 디자인.
4. EMIF 디자인 ex에 대한 디렉토리 지정amp파일을 선택하고 확인을 클릭합니다. EMIF 디자인 ex의 성공적인 생성ample는 다음을 생성합니다. fileqii 디렉토리 아래에 설정하십시오.

그림 3. 합성 가능한 디자인 Ex 생성ample File 구조

참고: 시뮬레이션 또는 합성 확인란을 선택하지 않으면 대상 디렉토리에 플랫폼 디자이너 디자인이 포함됩니다. files, Intel Quartus Prime 소프트웨어에서 직접 컴파일할 수는 없지만 view플랫폼 디자이너에서 편집하거나 편집합니다. 이 상황에서 다음 명령을 실행하여 합성 및 시뮬레이션을 생성할 수 있습니다. file 세트.

• 컴파일 가능한 프로젝트를 만들려면 대상 디렉터리에서 quartus_sh -t make_qii_design.tcl 스크립트를 실행해야 합니다.
• 시뮬레이션 프로젝트를 생성하려면 대상 디렉터리에서 quartus_sh -t make_sim_design.tcl 스크립트를 실행해야 합니다.

관련 정보

• 합성 예amp19페이지의 디자인
• DDR10에 대한 Intel Stratix 3 EMIF IP 매개변수 설명
• DDR10에 대한 Intel Stratix 4 EMIF IP 매개변수 설명
• QDRII/II+/Xtreme에 대한 Intel Stratix 10 EMIF IP 매개변수 설명
• QDR-IV에 대한 Intel Stratix 10 EMIF IP 매개변수 설명
• RLDRAM 10에 대한 Intel Stratix 3 EMIF IP 매개변수 설명

EMIF 디자인 Ex 생성amp시뮬레이션용 파일
Intel Stratix 10 개발 키트의 경우 대부분의 Intel Stratix 10 EMIF IP 설정을 기본값으로 두는 것으로 충분합니다. 디자인 예를 생성하려면amp르에 대한
시뮬레이션하려면 다음 단계를 따르십시오.

1. 진단 탭에서 두 가지 보정 모드(보정 건너뛰기 및 전체 보정) 중에서 선택할 수 있습니다. (이러한 모드에 대한 자세한 내용은 이 장 뒷부분의 시뮬레이션 대 하드웨어 구현을 참조하십시오.) 시뮬레이션 시간을 줄이려면 빠른 시뮬레이션을 위한 추상 PHY를 선택하십시오.
2. 엑스에서amp디자인 탭에서 시뮬레이션 상자가 선택되어 있는지 확인합니다. 또한 필요한 시뮬레이션 HDL 형식(Verilog 또는 VHDL)을 선택합니다.
3. EMIF IP를 구성하고 Generate Ex를 클릭합니다.amp창의 오른쪽 상단 모서리에 있는 디자인.
4. EMIF 디자인 ex에 대한 디렉토리 지정amp파일을 선택하고 확인을 클릭합니다.

EMIF 디자인 ex의 성공적인 생성amp르가 여러 개 생성 file sim/ed_sim 디렉토리 아래에서 지원되는 다양한 시뮬레이터에 대해 설정합니다.

그림 4. 생성된 시뮬레이션 설계 Example File 구조

메모: 시뮬레이션 또는 합성 확인란을 선택하지 않으면 대상 디렉토리에 플랫폼 디자이너 디자인이 포함됩니다. files, Intel Quartus Prime 소프트웨어에서 직접 컴파일할 수는 없지만 view플랫폼 디자이너에서 편집하거나 편집합니다. 이 상황에서 다음 명령을 실행하여 합성 및 시뮬레이션을 생성할 수 있습니다. file 세트.

• 컴파일 가능한 프로젝트를 만들려면 대상 디렉터리에서 quartus_sh -t make_qii_design.tcl 스크립트를 실행해야 합니다.
• 시뮬레이션 프로젝트를 생성하려면 대상 디렉터리에서 quartus_sh -t make_sim_design.tcl 스크립트를 실행해야 합니다.

관련 정보
• 시뮬레이션 Examp르 디자인 온
• Intel Stratix 10 EMIF IP – 메모리 IP 시뮬레이션
• 시뮬레이션 대 하드웨어 구현

시뮬레이션 대 하드웨어 구현
외부 메모리 인터페이스 시뮬레이션의 경우 IP 생성 중에 진단 탭에서 보정 건너뛰기 또는 전체 보정을 선택할 수 있습니다.
EMIF 시뮬레이션 모델
이 표는 건너뛰기 교정과 전체 교정 모델의 특성을 비교합니다.

표 2. EMIF 시뮬레이션 모델: 교정 건너뛰기 대 전체 교정

보정 건너뛰기	전체 보정
사용자 로직에 초점을 맞춘 시스템 레벨 시뮬레이션.	보정에 초점을 맞춘 메모리 인터페이스 시뮬레이션.
보정 세부 정보는 캡처되지 않습니다.	모든 캡처tag교정의 es.
데이터를 저장하고 검색하는 기능이 있습니다.	레벨링, 비트별 디스큐 등을 포함합니다.
정확한 효율성을 나타냅니다.
보드 스큐를 고려하지 않습니다.

RTL 시뮬레이션 대 하드웨어 구현

이 표는 EMIF 시뮬레이션과 하드웨어 구현 간의 주요 차이점을 강조 표시합니다.

표 3. EMIF RTL 시뮬레이션 대 하드웨어 구현

RTL 시뮬레이션	하드웨어 구현
Nios® 초기화 및 보정 코드는 병렬로 실행됩니다.	Nios 초기화 및 보정 코드는 순차적으로 실행됩니다.
인터페이스는 시뮬레이션에서 cal_done 신호 신호를 동시에 어설션합니다.	피팅 작업은 교정 순서를 결정하고 인터페이스는 cal_done을 동시에 어설션하지 않습니다.

설계 애플리케이션의 트래픽 패턴을 기반으로 RTL 시뮬레이션을 실행해야 합니다. RTL 시뮬레이션은 RTL 시뮬레이션과 하드웨어 구현 간의 대기 시간 불일치를 유발할 수 있는 PCB 트레이스 지연을 모델링하지 않습니다.

ModelSim으로 외부 메모리 인터페이스 IP 시뮬레이션

이 절차는 EMIF 설계 ex를 시뮬레이션하는 방법을 보여줍니다.amp르.

1. Mentor Graphics* ModelSim 소프트웨어를 실행하고 다음을 선택합니다. File ➤ 디렉토리 변경. 생성된 디자인 ex 내에서 sim/ed_sim/mentor 디렉토리로 이동합니다.amp르 폴더.
2. Transcript 창이 화면 하단에 표시되는지 확인합니다. 성적표 창이 보이지 않으면 을 클릭하여 표시합니다. View ➤ 성적표.
3. Transcript 창에서 source msim_setup.tcl을 실행합니다.
4. 원본 msim_setup.tcl 실행이 완료되면 Transcript 창에서 ld_debug를 실행합니다.
5. ld_debug 실행이 완료되면 개체 창이 표시되는지 확인합니다. 개체 창이 보이지 않으면 를 클릭하여 표시합니다. View ➤ 객체.
6. Objects 창에서 마우스 오른쪽 버튼을 클릭하고 Add Wave를 선택하여 시뮬레이션하려는 신호를 선택합니다.
7. 시뮬레이션을 위한 신호 선택을 마친 후 VTranscript 창에서 run -all을 실행합니다. 시뮬레이션은 완료될 때까지 실행됩니다.
8. 시뮬레이션이 보이지 않으면 View ➤ 웨이브.

관련 정보
Intel Stratix 10 EMIF IP – 메모리 IP 시뮬레이션

Intel Stratix 10 EMIF IP용 핀 배치

이 항목에서는 핀 배치에 대한 지침을 제공합니다.

위에view

Intel Stratix 10 FPGA의 구조는 다음과 같습니다.

• 각 장치에는 2~3개의 I/O 열이 있습니다.
• 각 I/O 열에는 최대 12개의 I/O 뱅크가 있습니다.
• 각 I/O 뱅크에는 4개의 레인이 있습니다.
• 각 레인에는 12개의 범용 I/O(GPIO) 핀이 있습니다.

일반 핀 지침
다음 사항은 일반적인 핀 지침을 제공합니다.

• 지정된 외부 메모리 인터페이스의 핀이 단일 I/O 열 내에 있는지 확인합니다.
• 여러 뱅크에 걸쳐 있는 인터페이스는 다음 요구 사항을 충족해야 합니다.
  • 은행은 서로 인접해야 합니다. 인접 뱅크에 대한 정보는 Intel Stratix 10 외부 메모리 인터페이스 IP 사용 설명서를 참조하십시오.
  • 대기 시간을 최소화하려면 주소 및 명령 뱅크가 중앙 뱅크에 있어야 합니다. 메모리 인터페이스가 짝수 개의 뱅크를 사용하는 경우 주소 및 명령 뱅크는 두 중앙 뱅크 중 하나에 상주할 수 있습니다.
• 사용하지 않는 핀은 범용 I/O 핀으로 사용할 수 있습니다.
• 모든 주소와 명령 및 관련 핀은 단일 뱅크 내에 있어야 합니다.
• 주소와 명령 및 데이터 핀은 다음 조건에서 뱅크를 공유할 수 있습니다.
  • 주소와 명령 및 데이터 핀은 I/O 레인을 공유할 수 없습니다.
  • 주소 및 명령 뱅크에서 사용하지 않는 I/O 레인만 데이터 핀에 사용할 수 있습니다.

표 4. 일반 핀 제약

신호 유형	강제
데이터 스트로브	DQ 그룹에 속하는 모든 신호는 동일한 I/O 레인에 있어야 합니다.
데이터	관련 DQ 핀은 동일한 I/O 레인에 있어야 합니다. 양방향 데이터 라인을 지원하지 않는 프로토콜의 경우 읽기 신호는 쓰기 신호와 별도로 그룹화해야 합니다.
주소 및 명령	주소 및 명령 핀은 I/O 뱅크 내의 미리 정의된 위치에 있어야 합니다.

인접한 은행

뱅크가 인접한 것으로 간주되려면 동일한 I/O 열에 있어야 합니다. 뱅크가 인접해 있는지 확인하려면 Stratix 10 General Purpose I에 있는 Modular I/O banks Location and Pin Counts in Stratix 10 Devices 섹션을 참조하십시오. /영형
사용자 가이드

Stratix 10 범용 I/O 사용 설명서의 표를 참조할 때 ' – ' 기호가 없는 한 표시된 모든 뱅크가 인접해 있다고 가정하는 것이 안전합니다. ' – ' 기호는 뱅크가 패키지에 대해 결합되지 않았음을 나타냅니다.
핀 지정

모든 EMIF I/O 핀의 위치를 ​​결정하려면 장치의 핀 테이블을 참조해야 합니다. 핀 테이블을 참조할 때 뱅크 번호, I/O 뱅크 인덱스, 핀 이름이 제공됩니다. Intel FPGA에 있는 Stratix 10 Scheme Table에서 주소 및 명령 핀에 대한 핀 인덱스를 찾을 수 있습니다. web대지. 다양한 방법으로 핀 할당을 수행할 수 있습니다. 권장되는 접근 방식은 일부 인터페이스 신호를 수동으로 제한하고 Intel Quartus Prime Fitter가 나머지를 처리하도록 하는 것입니다. 이 방법은 일부 인터페이스 핀에 대한 법적 위치를 찾기 위해 핀 테이블을 참조하고 .qsf를 통해 할당하는 것으로 구성됩니다. file EMIF 디자인 ex로 생성되는amp르. 이 I/O 배치 방법의 경우 다음 신호를 제한해야 합니다.

• CK0
• 그룹당 하나의 DQS 핀
• PLL 기준 클록
• RZQ

위의 제약 조건에 따라 Intel Quartus Prime Fitter는 필요에 따라 각 레인 내에서 핀을 회전시킵니다. 다음 그림은 ex를 보여줍니다.amp다음 선택 항목이 있는 DDR3 x72 인터페이스에 대한 핀 할당 파일:

• 주소 및 명령 핀은 뱅크 2M에 배치되며 3개 레인이 필요합니다.
  • CK0은 뱅크 8M의 핀 2로 제한됩니다.
  • PLL 기준 클록 핀은 뱅크 24M의 핀 25 및 2로 제한됩니다.
  • RZQ는 뱅크 26M의 핀 2으로 제한됩니다.
• 데이터는 뱅크 2N, 2M, 2L에 배치되며 9개의 레인이 필요합니다.
  • DQS 그룹 1-4는 뱅크 2N에 배치됩니다.
  • DQS 그룹 0은 뱅크 2M에 배치됩니다.
  • DQS 그룹 5-8은 뱅크 2L에 배치됩니다.

그림 5. 핀 할당 Examp파일: DDR3 x73 인터페이스

이 전에서ampCK0을 뱅크 8M의 핀 2로 제한하려면 .qsf에 다음 행을 추가합니다. file, 적절한 핀 테이블을 기반으로:

위의 핀 할당 형식은 모든 핀에 적용할 수 있습니다.

관련 정보

• Intel Stratix 10 장치의 모듈식 I/O 뱅크
• 인텔 Stratix 10 EMIF IP DDR3
• DDR10용 인텔 Stratix 4 EMIF IP
• QDRII/II+/Xtreme용 인텔 Stratix 10 EMIF IP
• QDR-IV용 인텔 Stratix 10 EMIF IP
• RLDRAM 10용 인텔 Stratix 3 EMIF IP

Intel Stratix 10 EMIF Design Ex 컴파일 및 프로그래밍ample

.qsf에서 필요한 핀 할당을 수행한 후 file, 디자인 ex를 컴파일할 수 있습니다.ampIntel Quatus Prime 소프트웨어의 파일.

1. 디자인 ex가 포함된 Intel Quartus Prime 폴더로 이동합니다.amp르 디렉토리.
2. Intel Quatus Prime 프로젝트 열기 file, (.qpf).
3. 컴파일을 시작하려면 처리 ➤ 컴파일 시작을 클릭하십시오. 컴파일이 성공적으로 완료되면 .sof가 생성됩니다. file, 하드웨어에서 설계를 실행할 수 있습니다.
4. 컴파일된 디자인으로 장치를 프로그래밍하려면 도구 ➤ 프로그래머를 클릭하여 프로그래머를 엽니다.
5. 프로그래머에서 자동 감지를 클릭하여 지원되는 장치를 감지하십시오.
6. Intel Stratix 10 장치를 선택한 다음 변경을 선택합니다. File.
7. 생성된 ed_synth.sof로 이동합니다. file 열기를 선택하세요.
8. 시작을 클릭하여 Intel Stratix 10 장치 프로그래밍을 시작합니다. 장치가 성공적으로 프로그래밍되면 창 오른쪽 상단의 진행률 표시줄에 100%(성공)가 표시되어야 합니다.

Intel Stratix 10 EMIF Design Ex 디버깅ample
EMIF 디버그 툴킷은 외부 메모리 인터페이스 설계 디버깅을 지원하는 데 사용할 수 있습니다. 툴킷을 사용하면 읽기 및 쓰기 여백을 표시하고 아이 다이어그램을 생성할 수 있습니다. Intel Stratix 10 개발 키트를 프로그래밍한 후 EMIF 디버그 툴킷을 사용하여 작동을 확인할 수 있습니다.

1. EMIF 디버그 도구 키트를 시작하려면 도구 ➤ 시스템 디버깅 도구 ➤ 외부 메모리 인터페이스 도구 키트로 이동합니다.
2. 연결 초기화를 클릭합니다.
3. 장치에 프로젝트 연결을 클릭합니다. 창이 나타납니다. 올바른 장치가 선택되었고 올바른 .sof가 있는지 확인하십시오. file 선택되었습니다.
4. 메모리 인터페이스 연결 만들기를 클릭합니다. 확인을 클릭하여 기본 설정을 수락합니다.

이제 Intel Stratix 10 개발 키트가 EMIF 디버그 툴킷과 함께 작동하도록 설정되었으며 해당 옵션을 두 번 클릭하여 다음 보고서를 생성할 수 있습니다.

• 보정을 다시 실행하십시오. 각 DQ/DQS 핀에 대한 마진과 함께 DQ/DQS 그룹당 교정 상태를 요약하는 교정 보고서를 생성합니다.
• 드라이버 마진. I/O 핀당 읽기 및 쓰기 마진을 요약한 보고서를 생성합니다. 드라이버 마지닝은 캘리브레이션 중이 아니라 사용자 모드 트래픽 중에 캡처되기 때문에 캘리브레이션 마지닝과 다릅니다.
• 아이 다이어그램을 생성합니다. 캘리브레이션 데이터 패턴을 기반으로 각 DQ 핀에 대한 읽기 및 쓰기 아이 다이어그램을 생성합니다.
• 종료를 보정합니다. 서로 다른 종료 값을 스윕하고 각 종료 값이 제공하는 여백을 보고합니다. 이 기능을 사용하면 메모리 인터페이스에 대한 최적의 종단을 선택하는 데 도움이 됩니다.

관련 정보
인텔 Stratix 10 EMIF IP 디버깅

디자인 전amp외부 메모리 인터페이스에 대한 설명 Intel Stratix 10 FPGA IP

EMIF IP를 매개변수화하고 생성할 때 시스템이 시뮬레이션 및 합성을 위한 디렉토리를 생성하도록 지정할 수 있습니다. file 설정하고 생성 file 자동으로 설정합니다. Ex에서 Simulation 또는 Synthesis를 선택하면amp르 디자인 File엑스에 samp디자인 탭에서 시스템이 완전한 시뮬레이션을 생성합니다. file 세트 또는 완전한 합성 file 선택에 따라 설정합니다.

합성 예amp르 디자인

합성 examp디자인에는 아래 그림과 같은 주요 블록이 포함되어 있습니다.

• 합성 가능한 Avalon®-MM ex인 트래픽 생성기amp매개변수화된 수의 주소에 대한 읽기 및 쓰기의 유사 무작위 패턴을 구현하는 파일 드라이버. 또한 트래픽 생성기는 메모리에서 읽은 데이터를 모니터링하여 기록된 데이터와 일치하는지 확인하고 그렇지 않으면 오류를 선언합니다.
• 다음을 포함하는 메모리 인터페이스의 인스턴스:
  • Avalon-MM 인터페이스와 AFI 인터페이스 사이를 중재하는 메모리 컨트롤러.
  • 읽기 및 쓰기 작업을 수행하기 위해 메모리 컨트롤러와 외부 메모리 장치 간의 인터페이스 역할을 하는 PHY.

그림 6. 합성 Examp르 디자인

Ping Pong PHY 기능을 사용하는 경우 합성 examp파일 설계에는 다음 그림과 같이 XNUMX개의 독립 컨트롤러와 공통 PHY를 통해 XNUMX개의 독립 메모리 장치에 명령을 내리는 XNUMX개의 트래픽 생성기가 포함됩니다.

그림 7. 합성 ExampPing Pong PHY를 위한 디자인

RLDRAM 3을 사용하는 경우 합성 ex의 트래픽 생성기amp파일 설계는 다음 그림과 같이 AFI를 사용하여 PHY와 직접 통신합니다.

그림 8. 합성 ExampRLDRAM 3 인터페이스용 설계

참고: PLL 공유 모드, DLL 공유 모드 또는 OCT 공유 모드 매개변수 중 하나 이상이 공유 없음 이외의 값으로 설정된 경우 합성 examp파일 설계에는 두 개의 트래픽 생성기/메모리 인터페이스 인스턴스가 포함됩니다. 두 개의 트래픽 생성기/메모리 인터페이스 인스턴스는 매개변수 설정에 정의된 대로 공유 PLL/DLL/OCT 연결에 의해서만 관련됩니다. 트래픽 생성기/메모리 인터페이스 인스턴스는 자체 디자인에서 이러한 연결을 만드는 방법을 보여줍니다.
메모: Intel Quartus Prime Standard Edition 사용자 가이드: 타사 합성에 설명된 타사 합성 흐름은 EMIF IP에 대해 지원되는 흐름이 아닙니다.
관련 정보
합성 가능한 EMIF 설계 Ex 생성amp르에

시뮬레이션 예amp르 디자인
시뮬레이션 예amp파일 디자인에는 다음 그림에 표시된 주요 블록이 포함되어 있습니다.

• ex 합성의 예amp르 디자인. 이전 섹션에서 설명한 것처럼 합성 examp파일 설계에는 트래픽 생성기와 메모리 인터페이스의 인스턴스가 포함됩니다. 이러한 블록은 빠른 시뮬레이션에 적합한 추상 시뮬레이션 모델로 기본 설정됩니다.
• 메모리 프로토콜 사양을 준수하는 일반 모델 역할을 하는 메모리 모델. 종종 메모리 공급업체는 특정 메모리 구성 요소에 대한 시뮬레이션 모델을 제공하며 이는 해당 공급업체에서 다운로드할 수 있습니다. web사이트.
• 외부 메모리 인터페이스 IP 및 트래픽 생성기의 상태 신호를 모니터링하여 전반적인 통과 또는 실패 조건을 알리는 상태 검사기.

그림 9. 시뮬레이션 Examp르 디자인

Ping Pong PHY 기능을 사용하는 경우 시뮬레이션 examp파일 설계에는 다음 그림과 같이 XNUMX개의 독립 컨트롤러와 공통 PHY를 통해 XNUMX개의 독립 메모리 장치에 명령을 내리는 XNUMX개의 트래픽 생성기가 포함됩니다.

그림 10. 시뮬레이션 ExampPing Pong PHY를 위한 디자인

RLDRAM 3을 사용하는 경우 시뮬레이션 예의 트래픽 생성기amp파일 설계는 다음 그림과 같이 AFI를 사용하여 PHY와 직접 통신합니다.

그림 11. 시뮬레이션 ExampRLDRAM 3 인터페이스용 설계

관련 정보
EMIF 디자인 Ex 생성amp시뮬레이션용 파일 켜기

Examp디자인 인터페이스 탭
매개변수 편집기에는 Ex가 포함되어 있습니다.ampex를 매개변수화하고 생성할 수 있는 디자인 탭amp르 디자인.l
예 사용 가능amp디자인 섹션
Select design 풀다운을 사용하면 원하는 ex를 선택할 수 있습니다.amp르 디자인. 현재 EMIF Example Design은 유일하게 사용할 수 있는 선택 사항이며 기본적으로 선택되어 있습니다.

외부 메모리 인터페이스에 대한 문서 개정 내역 Intel Stratix 10 FPGA IP Design Example 사용자 가이드

문서 버전	인텔 Quatus 프라임 버전	변화
2021.03.29	21.1	• 에서 Examp설계 빠른 시작 장에서 NCSim* 시뮬레이터에 대한 참조를 제거했습니다.
2018.09.24	18.1	• 업데이트된 수치 합성 가능한 EMIF 설계 Ex 생성ample 그리고 EMIF 디자인 Ex 생성amp시뮬레이션용 파일 주제.
2018.05.07	18.0	• 변경된 문서 제목 Intel Stratix 10 외부 메모리 인터페이스 IP Design Example 사용자 가이드 에게 외부 메모리 인터페이스 Intel Stratix 10 FPGA IP Design Example 사용자 가이드. • 글머리기호 수정 위에view 섹션의 Intel Stratix 10 EMIF IP용 핀 배치 주제.

날짜	버전	변화
2017년 XNUMX월	2017.11.06	최초 출시.

인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.

문서 / 리소스

인텔 외부 메모리 인터페이스 인텔 Stratix 10 FPGA IP 디자인 Example [PDF 파일] 사용자 가이드 외부 메모리 인터페이스 Intel Stratix 10 FPGA IP Design Example, 외부, 메모리 인터페이스 Intel Stratix 10 FPGA IP Design ExampLE, Intel Stratix 10 FPGA IP 디자인 Example, 10 FPGA IP 설계 Example

참고문헌

• 사용자 설명서