인텔 BCH IP 코어 사용자 가이드

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1 인텔 BCH IP 코어

2 BCH IP 코어에 대하여

2.1 DSP IP 코어 장치 제품군 지원

5.1 A. BCH IP 코어 문서 보관소

6 문서 / 리소스

6.1 참고문헌

7 관련 게시물

인텔 BCH IP 코어

BCH IP 코어에 대하여

관련 정보

24페이지의 BCH IP Core 문서 보관소
- BCH IP Core의 이전 버전에 대한 사용자 가이드 목록을 제공합니다.
인텔 FPGA IP 코어 소개
- IP 코어 매개변수화, 생성, 업그레이드 및 시뮬레이션을 포함하여 모든 인텔 FPGA IP 코어에 대한 일반 정보를 제공합니다.
버전 독립적인 IP 및 Qsys 시뮬레이션 스크립트 생성
- 소프트웨어 또는 IP 버전 업그레이드를 위한 수동 업데이트가 필요하지 않은 시뮬레이션 스크립트를 생성합니다.
프로젝트 관리 모범 사례
- 프로젝트 및 IP의 효율적인 관리 및 이식성을 위한 지침 files.

Intel® DSP IP 코어 기능

Avalon® 스트리밍(Avalon-ST) 인터페이스
Intel® FPGA용 DSP Builder 준비 완료
IP 코어를 확인하기 위한 테스트벤치
Intel 지원 VHDL 및 Verilog HDL 시뮬레이터에서 사용하기 위한 IP 기능 시뮬레이션 모델

BCH IP 코어 기능

오류 감지 및 수정을 위한 고성능 완전 매개변수화 가능 인코더 또는 디코더:
코드워드당 기호 수
코드워드당 검사 기호 수
병렬 입력 비트 수

인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 FPGA 및 반도체 제품의 성능을 Intel의 표준 보증에 따라 현재 사양으로 보증하지만 언제든지 통지 없이 모든 제품 및 서비스를 변경할 수 있는 권한을 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 응용 프로그램 또는 사용으로 인해 발생하는 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전에 그리고 제품이나 서비스를 주문하기 전에 장치 사양의 최신 버전을 확인하는 것이 좋습니다.

다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.

DSP IP 코어 장치 제품군 지원

인텔은 인텔 FPGA IP 코어에 대해 다음과 같은 장치 지원 수준을 제공합니다.

사전 지원 -IP 코어는 이 장치 제품군에 대한 시뮬레이션 및 컴파일에 사용할 수 있습니다. FPGA 프로그래밍 file (.pof) 지원은 Quartus Prime Pro Stratix 10 Edition Beta 소프트웨어에 사용할 수 없으므로 IP 타이밍 폐쇄를 보장할 수 없습니다. 타이밍 모델에는 초기 레이아웃 후 정보를 기반으로 한 초기 엔지니어링 지연 추정치가 포함됩니다. 타이밍 모델은 실리콘 테스트가 실제 실리콘과 타이밍 모델 간의 상관 관계를 개선함에 따라 변경될 수 있습니다. 이 IP 코어를 시스템 아키텍처 및 리소스 활용 연구, 시뮬레이션, 핀아웃, 시스템 지연 평가, 기본 타이밍 평가(파이프라인 예산 책정) 및 I/O 전송 전략(데이터 경로 폭, 버스트 깊이, I/O 표준 절충안)에 사용할 수 있습니다. ).
예비 지원—인텔은 이 장치 제품군에 대한 예비 타이밍 모델을 사용하여 IP 코어를 검증합니다. IP 코어는 모든 기능적 요구 사항을 충족하지만 장치 제품군에 대한 타이밍 분석을 거치고 있을 수 있습니다. 생산 설계에서는 신중하게 사용할 수 있습니다.

최종 지원—인텔은 이 장치 제품군에 대한 최종 타이밍 모델로 IP 코어를 검증합니다. IP 코어는 장치 제품군에 대한 모든 기능 및 타이밍 요구 사항을 충족합니다. 프로덕션 설계에 사용할 수 있습니다.

표 1. DSP IP 코어 장치 제품군 지원

장치 패밀리	지원하다
아리아® II GX	결정적인
아리아 II GZ	결정적인
아리아 V	결정적인
인텔 아리아 10	결정적인
사이클론® IV	결정적인
사이클론 V	결정적인
인텔 사이클론 10	결정적인
인텔 MAX® 10 FPGA	결정적인
Stratix® IV GT	결정적인
Stratix IV GX/E	결정적인
스트라틱스 V	결정적인
인텔 스트라틱스 10	전진
기타 장치 제품군	지원 없음

BCH IP 코어 릴리스 정보

IP 코어에 라이선스를 부여할 때 릴리스 정보를 사용하십시오.

표 2. 릴리스 정보

목	설명
버전	17.1
출시일	2017년 XNUMX월
주문 코드	IP-BCH (IPR-BCH)

Intel은 Quartus Prime 소프트웨어의 현재 버전이 각 IP 코어의 이전 버전을 컴파일하는지 확인합니다. Intel은 Quartus Prime 소프트웨어가 이전 버전보다 오래된 IP 코어 버전을 컴파일하는지 확인하지 않습니다. 인텔 FPGA IP 릴리스 노트에는 예외가 나열되어 있습니다.
관련 정보

인텔 FPGA IP 릴리스 정보
지식베이스의 BCH IP 코어에 대한 오류

DSP IP 코어 검증

인텔은 IP 코어 버전을 출시하기 전에 포괄적인 회귀 테스트를 실행하여 품질과 정확성을 검증합니다. 인텔은 다양한 매개변수 옵션을 실행하기 위해 IP 코어의 맞춤형 변형을 생성하고 마스터 시뮬레이션 모델에 대해 검증된 결과로 결과 시뮬레이션 모델을 철저히 시뮬레이션합니다.

BCH IP 코어 성능 및 리소스 활용

Arria V(5AGXFB3H4F35C5), Cyclone V(5CGXFC7C7F23C8), Stratix V(5SGXEA7H3F35C3) 디바이스와 함께 Quartus Prime 소프트웨어를 사용하는 BCH IP 코어에 대해 일반적으로 기대되는 성능입니다. 여기서 m은 심볼당 비트 수입니다. n은 코드워드 길이입니다. d는 병렬 데이터 입력 폭입니다. t는 오류 수정 기능입니다.

표 3. 디코더 성능 및 리소스 활용

장치	매개변수				메모리		ALM	레지스터		최대(MHz)
장치	m	n	d	t	M10K	M20K	ALM	주요한	중등 y	최대(MHz)
아리아 V	8	255	10	42	7	—	18,376	40,557	3,441	196
사이클론 V	8	255	10	42	7	—	18,264	40,709	3,266	150
스트라틱스 V	8	255	10	42	—	7	19,027	44,134	4,315	308
아리아 V	8	255	12	42	9	—	22,293	49,602	4,053	186
사이클론 V	8	255	12	42	9	—	22,243	49,243	4,511	149
스트라틱스 V	8	255	12	42	—	8	23,187	53,800	5,207	310
아리아 V	8	255	2	42	4	—	5,539	13,238	788	207
사이클론 V	8	255	2	42	4	—	5,527	13,174	857	174
스트라틱스 V	8	255	2	42	—	4	6,088	14,399	850	369
아리아 V	8	255	5	42	5	—	10,231	23,321	1,554	206
사이클론 V	8	255	5	42	5	—	10,234	23,391	1,551	164
*계속되는…*

장치	매개변수				메모리		ALM	레지스터		최대(MHz)
장치	m	n	d	t	M10K	M20K	ALM	주요한	중등 y	최대(MHz)
스트라틱스 V	8	255	5	42	—	5	10,820	24,868	2,612	335
스트라틱스 V	14	8784	10	20	—	18	7,358	15,082	761	346
스트라틱스 V	14	8784	10	40	—	18	14,331	28,743	1,630	316
스트라틱스 V	14	8784	10	80	—	18	28,383	56,292	3,165	281
스트라틱스 V	14	8784	20	20	—	18	10,103	19,833	933	323
스트라틱스 V	14	8784	20	40	—	18	20,012	37,413	1,747	304
스트라틱스 V	14	8784	20	80	—	18	39,225	72,151	3,673	282
스트라틱스 V	14	8784	30	20	—	17	11,784	23,924	844	329
스트라틱스 V	14	8784	30	40	—	19	23,061	44,313	1,836	289
스트라틱스 V	14	8784	30	80	—	19	43,949	85,476	3,398	263
스트라틱스 V	14	8784	40	20	—	19	13,801	28,032	743	307
스트라틱스 V	14	8784	40	40	—	19	26,107	51,680	1,472	291
스트라틱스 V	14	8784	40	80	—	21	50,303	98,545	3,351	248
스트라틱스 V	14	8784	50	20	—	20	16,407	33,020	967	307
스트라틱스 V	14	8784	50	40	—	20	31,095	60,503	1,991	288
스트라틱스 V	14	8784	50	80	—	22	58,690	116,232	3,222	249
스트라틱스 V	14	8784	60	20	—	20	18,290	37,106	914	297
스트라틱스 V	14	8784	60	40	—	20	35,041	67,183	2,324	292
스트라틱스 V	14	8784	60	80	—	37	80,961	160,458	7,358	233
스트라틱스 V	14	8784	70	20	—	20	20,494	41,471	545	286
스트라틱스 V	14	8784	70	40	—	20	38,294	74,727	1,778	280
스트라틱스 V	14	8784	70	80	—	38	88,040	173,311	7,769	232
스트라틱스 V	14	8784	80	20	—	22	22,437	45,334	691	276
스트라틱스 V	14	8784	80	40	—	22	42,256	82,173	1,363	285
스트라틱스 V	14	8784	80	80	—	40	95,913	186,869	7,317	229

표 4. 인코더 성능 및 리소스 활용

장치	매개변수				메모리		ALM	레지스터		최대(MHz)
장치	m	n	d	t	M10K	M20K	ALM	주요한	중등 y	최대(MHz)
아리아 V	8	255	10	42	2	—	337	592	0	243
사이클론 V	8	255	10	42	2	—	339	592	0	166
스트라틱스 V	8	255	10	42	—	1	353	601	3	400
아리아 V	8	255	12	42	2	—	386	602	0	257
사이클론 V	8	255	12	42	2	—	395	602	0	174
*계속되는…*

장치	매개변수				메모리		ALM	레지스터		최대(MHz)
장치	m	n	d	t	M10K	M20K	ALM	주요한	중등 y	최대(MHz)
스트라틱스 V	8	255	12	42	—	1	391	614	0	400
아리아 V	8	255	2	42	2	—	219	547	12	275
사이클론 V	8	255	2	42	2	—	219	556	3	197
스트라틱스 V	8	255	2	42	—	2	220	542	17	464
아리아 V	8	255	5	42	2	—	237	563	3	276
사이클론 V	8	255	5	42	2	—	237	565	1	193
스트라틱스 V	8	255	5	42	—	1	260	573	0	400
스트라틱스 V	14	8784	10	20	—	3	400	785	4	387
스트라틱스 V	14	8784	10	40	—	3	613	1,348	1	380
스트라틱스 V	14	8784	10	80	—	3	1,009	2,451	4	309
스트라틱스 V	14	8784	20	20	—	3	775	849	1	373
스트라틱스 V	14	8784	20	40	—	3	1,340	1,410	0	312
스트라틱스 V	14	8784	20	80	—	3	2,222	2,515	1	242
스트라틱스 V	14	8784	30	20	—	3	1,161	919	1	324.
스트라틱스 V	14	8784	30	40	—	3	2,074	1,480	0	253
스트라틱스 V	14	8784	30	80	—	3	3,583	2,580	2	224
스트라틱스 V	14	8784	40	20	—	3	1,522	977	4	307
스트라틱스 V	14	8784	40	40	—	3	2,789	1,541	0	249
스트라틱스 V	14	8784	40	80	—	3	4,909	2,647	0	191
스트라틱스 V	14	8784	50	20	—	4	1,926	1,042	9	295
스트라틱스 V	14	8784	50	40	—	4	3,467	1,610	1	234
스트라틱스 V	14	8784	50	80	—	4	6,297	2,714	3	182
스트라틱스 V	14	8784	60	20	—	4	2,356	1,121	0	266
스트라틱스 V	14	8784	60	40	—	4	3,824	1,680	1	229
스트라틱스 V	14	8784	60	80	—	4	7,548	2,783	0	167
스트라틱스 V	14	8784	70	20	—	4	2,595	1,184	2	273
스트라틱스 V	14	8784	70	40	—	4	4,372	1,746	0	221
스트라틱스 V	14	8784	70	80	—	4	8,321	2,850	2	169
스트라틱스 V	14	8784	80	20	—	5	2,885	1,251	1	293
스트라틱스 V	14	8784	80	40	—	5	5,163	1,812	0	220
스트라틱스 V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP 코어 시작하기

Intel FPGA IP 코어 설치 및 라이센스

Intel Quartus® Prime 소프트웨어 설치에는 Intel FPGA IP 라이브러리가 포함되어 있습니다. 이 라이브러리는 추가 라이선스 없이도 프로덕션에 사용할 수 있는 많은 유용한 IP 코어를 제공합니다. 일부 Intel FPGA IP 코어는 프로덕션에 사용하려면 별도의 라이선스를 구매해야 합니다. Intel FPGA IP 평가 모드를 사용하면 전체 프로덕션 IP 코어 라이선스를 구매하기 전에 시뮬레이션 및 하드웨어에서 이러한 라이선스가 부여된 Intel FPGA IP 코어를 평가할 수 있습니다. 하드웨어 테스트를 완료하고 프로덕션에서 IP를 사용할 준비가 된 후에만 라이선스가 부여된 Intel IP 코어에 대한 전체 프로덕션 라이선스를 구매하면 됩니다. Intel Quartus Prime 소프트웨어는 기본적으로 다음 위치에 IP 코어를 설치합니다.
그림 1. IP Core 설치 경로

표 5. IP 코어 설치 위치

위치	소프트웨어	플랫폼
:\intelFPGA_pro\quartus\ip\altera	인텔 Quatus 프라임 프로 에디션	Windows *
:\intelFPGA\quartus\ip\altera	인텔 Quatus 프라임 표준 에디션	윈도우
:/intelFPGA_pro/Quartus/IP/알테라	인텔 Quatus 프라임 프로 에디션	Linux *
:/인터 FPGA/Quartus/IP/알테라	인텔 Quatus 프라임 표준 에디션	리눅스

인텔 FPGA IP 평가 모드

무료 Intel FPGA IP 평가 모드를 사용하면 구매 전에 시뮬레이션 및 하드웨어에서 라이선스가 부여된 Intel FPGA IP 코어를 평가할 수 있습니다. Intel FPGA IP 평가 모드는 추가 라이선스 없이 다음 평가를 지원합니다.

시스템에서 라이선스가 부여된 Intel FPGA IP 코어의 동작을 시뮬레이션합니다.
IP 코어의 기능, 크기 및 속도를 빠르고 쉽게 확인하십시오.

시간 제한 장치 프로그래밍 생성 fileIP 코어를 포함하는 설계의 경우 s.
IP 코어로 장치를 프로그래밍하고 하드웨어에서 설계를 확인하십시오.

인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 현재 사양으로 보증하지만 언제든지 통지 없이 제품 및 서비스를 변경할 수 있는 권한을 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 응용 프로그램 또는 사용으로 인해 발생하는 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전에 그리고 제품이나 서비스를 주문하기 전에 장치 사양의 최신 버전을 확인하는 것이 좋습니다.

다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.

Intel FPGA IP 평가 모드는 다음 작동 모드를 지원합니다.

묶여있다—라이센스가 부여된 Intel FPGA IP가 포함된 디자인을 보드와 호스트 컴퓨터 간의 연결로 무기한으로 실행할 수 있습니다. 테더링 모드에는 직렬 조인트 테스트 작업 그룹(J)이 필요합니다.TAG) J 사이에 연결된 케이블TAG 하드웨어 평가 기간 동안 Intel Quartus Prime Programmer를 실행하는 호스트 컴퓨터와 보드의 포트. 프로그래머는 Intel Quartus Prime 소프트웨어의 최소 설치만 필요하며 Intel Quartus Prime 라이센스는 필요하지 않습니다. 호스트 컴퓨터는 J를 통해 장치에 주기적인 신호를 전송하여 평가 시간을 제어합니다.TAG 포트. 디자인의 모든 라이선스 IP 코어가 테더링 모드를 지원하는 경우 IP 코어 평가가 만료될 때까지 평가 시간이 실행됩니다. 모든 IP 코어가 무제한 평가 시간을 지원하는 경우 장치가 시간 초과되지 않습니다.

묶이지 않은—제한된 시간 동안 라이선스된 IP가 포함된 설계를 실행할 수 있습니다. 장치가 Intel Quartus Prime 소프트웨어를 실행하는 호스트 컴퓨터에서 연결이 끊어지면 IP 코어가 언테더드 모드로 돌아갑니다. 설계의 다른 라이선스된 IP 코어가 테더드 모드를 지원하지 않으면 IP 코어도 언테더드 모드로 돌아갑니다.

디자인에서 라이선스가 부여된 Intel FPGA IP에 대한 평가 시간이 만료되면 디자인이 작동을 멈춥니다. Intel FPGA IP 평가 모드를 사용하는 모든 IP 코어는 디자인의 IP 코어가 시간 초과될 때 동시에 시간 초과됩니다. 평가 시간이 만료되면 하드웨어 검증을 계속하기 전에 FPGA 장치를 다시 프로그래밍해야 합니다. 프로덕션을 위해 IP 코어 사용을 확장하려면 IP 코어에 대한 전체 프로덕션 라이센스를 구입하십시오.
무제한 장치 프로그래밍을 생성하기 전에 라이센스를 구매하고 전체 프로덕션 라이센스 키를 생성해야 합니다. file. Intel FPGA IP 평가 모드 동안 컴파일러는 시간 제한 장치 프로그래밍만 생성합니다. file ( _time_limited.sof) 제한 시간에 만료됩니다.

그림 2. Intel FPGA IP 평가 모드 흐름

메모:

매개변수화 단계 및 구현 세부 정보는 각 IP 코어의 사용 설명서를 참조하십시오.
인텔은 IP 코어를 영구적으로 시트당 라이선스합니다. 라이선스 요금에는 1년차 유지 관리 및 지원이 포함됩니다. 1년차 이후에도 업데이트, 버그 수정 및 기술 지원을 받으려면 유지 관리 계약을 갱신해야 합니다. 프로그래밍을 생성하기 전에 프로덕션 라이선스가 필요한 인텔 FPGA IP 코어에 대한 전체 프로덕션 라이선스를 구매해야 합니다. file시간 무제한으로 사용할 수 있습니다. Intel FPGA IP 평가 모드 동안 컴파일러는 시간 제한 장치 프로그래밍만 생성합니다. file ( _time_limited.sof)가 시간 제한에 만료됩니다. 프로덕션 라이선스 키를 얻으려면 셀프 서비스 라이선싱 센터를 방문하거나 현지 Intel FPGA 담당자에게 문의하세요.
인텔 FPGA 소프트웨어 사용권 계약은 허가된 IP 코어, 인텔 Quartus Prime 설계 소프트웨어 및 모든 허가되지 않은 IP 코어의 설치 및 사용에 적용됩니다.

관련 정보

Intel Quartus Prime 라이선싱 사이트
인텔 FPGA 소프트웨어 설치 및 라이선스

BCH IP Core Intel FPGA IP 평가 모드 시간 초과 동작

가장 제한적인 평가 시간에 도달하면 장치의 모든 IP 코어가 동시에 시간 초과됩니다. 설계에 두 개 이상의 IP 코어가 있는 경우 다른 IP 코어의 시간 초과 동작이 특정 IP 코어의 시간 초과 동작을 가릴 수 있습니다. IP 코어의 경우, 테더링되지 않은 시간 초과는 1시간이며 테더링된 시간 초과 값은 무기한입니다. 하드웨어 평가 시간이 만료되면 설계가 작동을 멈춥니다. Quartus Prime 소프트웨어는 Intel FPGA IP 평가 모드를 사용합니다. FileIntel FPGA IP 평가 모드 평가 프로그램 사용을 식별하기 위해 프로젝트 디렉토리에 s(.ocp)를 추가하세요. 기능을 활성화한 후에는 이 파일을 삭제하지 마세요. files. 평가 시간이 만료되면 데이터 출력 포트 data_out이 낮아집니다.
관련 정보
안 320: OpenCore Plus Megafunctions 평가

카탈로그 및 매개변수 편집기

IP 카탈로그는 프로젝트에 사용할 수 있는 IP 코어를 표시합니다. IP 카탈로그의 다음 기능을 사용하여 IP 코어를 찾고 사용자 지정합니다.

활성 장치 제품군에 대해 IP를 표시하거나 모든 장치 제품군에 대해 IP를 표시하도록 IP 카탈로그를 필터링합니다. 열려 있는 프로젝트가 없는 경우 IP 카탈로그에서 장치 제품군을 선택합니다.
검색 필드에 입력하여 IP 카탈로그에서 전체 또는 부분 IP 코어 이름을 찾습니다.
IP 카탈로그에서 IP 코어 이름을 마우스 오른쪽 버튼으로 클릭하여 지원되는 장치에 대한 세부 정보를 표시하고, IP 코어의 설치 폴더를 열고, IP 문서에 대한 링크를 표시합니다.
딸깍 하는 소리 검색 파트너 IP 정보에 접근하기 위한 파트너 IP web.
매개변수 편집기는 IP 변형 이름, 선택적 포트 및 출력을 지정하라는 메시지를 표시합니다. file 세대 옵션. 매개변수 편집기는 최상위 Intel Quartus Prime IP를 생성합니다. file (.ip)는 Intel Quartus Prime Pro Edition 프로젝트의 IP 변형입니다.
매개변수 편집기는 최상위 Quartus IP를 생성합니다. file (.qip) Intel Quartus Prime Standard Edition 프로젝트의 IP 변형입니다. 이것들 files는 프로젝트의 IP 변형을 나타내고 매개변수화 정보를 저장합니다.

그림 3. IP 매개변수 편집기(Intel Quartus Prime Pro Edition)

그림 4. IP 매개변수 편집기(Intel Quartus Prime Standard Edition)

IP 코어 생성(Intel Quartus Prime Pro Edition)

Intel Quartus Prime 매개변수 편집기에서 Intel FPGA IP 코어를 빠르게 구성합니다. IP 카탈로그에서 구성 요소를 두 번 클릭하여 매개변수 편집기를 시작합니다. 매개변수 편집기를 사용하면 IP 코어의 사용자 정의 변형을 정의할 수 있습니다. 매개변수 편집기는 IP 변형 합성 및 선택적 시뮬레이션을 생성합니다. files와

추가하다
.ip file 프로젝트의 변형을 자동으로 나타냅니다.
그림 5. IP 매개변수 편집기(Intel Quartus Prime Pro Edition)

매개변수 편집기에서 IP 코어를 찾고 인스턴스화하고 사용자 지정하려면 다음 단계를 따르세요.

인스턴스화된 IP 변형을 포함하기 위해 Intel Quartus Prime 프로젝트(.qpf)를 만들거나 엽니다.
IP 카탈로그(도구 ➤ IP 카탈로그)에서 사용자 정의할 IP 코어의 이름을 찾아 두 번 클릭합니다. 특정 구성 요소를 찾으려면 IP 카탈로그 검색 상자에 구성 요소의 이름 일부 또는 전체를 입력합니다. 새 IP 변형 창이 나타납니다.

사용자 지정 IP 변형에 대한 최상위 이름을 지정합니다. IP 변형 이름이나 경로에 공백을 포함하지 마십시오. 매개변수 편집기는 IP 변형 설정을 다음 위치에 저장합니다. file 명명된 .ip. 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
매개변수 편집기에서 매개변수 값을 설정하고 view 구성 요소의 블록 다이어그램. 하단의 매개변수화 메시지 탭은 IP 매개변수의 오류를 표시합니다.

선택적으로 IP 코어에 제공된 경우 사전 설정 매개변수 값을 선택합니다. 사전 설정은 특정 애플리케이션에 대한 초기 매개변수 값을 지정합니다.

IP 핵심 기능, 포트 구성 및 장치별 기능을 정의하는 매개변수를 지정합니다.
IP 코어 처리 옵션 지정 file다른 EDA 도구에 있습니다.
메모: 특정 IP 코어 매개변수에 대한 정보는 IP 코어 사용자 가이드를 참조하세요.

HDL 생성을 클릭합니다. 생성 대화 상자가 나타납니다.
출력 지정 file 생성 옵션을 선택한 다음 생성을 클릭합니다. 합성 및 시뮬레이션 files는 사양에 따라 생성합니다.
시뮬레이션 테스트벤치를 생성하려면 생성 ➤ 테스트벤치 시스템 생성을 클릭하십시오. 테스트벤치 생성 옵션을 지정한 다음 생성을 클릭합니다.
복사하여 텍스트 편집기에 붙여넣을 수 있는 HDL 인스턴스화 템플릿을 생성하려면 생성 ➤ 인스턴스화 템플릿 표시를 클릭합니다.

마침을 클릭합니다. 추가할 것인지 묻는 메시지가 나타나면 예를 클릭합니다. file프로젝트에 대한 IP 변형을 나타냅니다.
IP 변형을 생성하고 인스턴스화한 후 포트를 연결하기 위해 적절한 핀을 할당합니다.

메모: 일부 IP 코어는 IP 코어 매개변수에 따라 다른 HDL 구현을 생성합니다. 이러한 IP 코어의 기본 RTL에는 IP 코어의 다른 변형 간의 모듈 이름 충돌을 방지하는 고유한 해시 코드가 포함되어 있습니다. 이 고유한 코드는 IP 생성 중에 동일한 IP 설정 및 소프트웨어 버전이 주어지면 일관되게 유지됩니다. 이 고유한 코드는 IP 코어의 매개변수를 편집하거나 IP 코어 버전을 업그레이드하는 경우 변경될 수 있습니다. 시뮬레이션 환경에서 이러한 고유한 코드에 대한 종속성을 피하려면 결합된 시뮬레이터 설정 스크립트 생성을 참조하십시오.

IP 코어 생성 출력(Intel Quartus Prime Pro Edition)

Intel Quartus Prime 소프트웨어는 다음과 같은 출력을 생성합니다. file 플랫폼 디자이너 시스템의 일부가 아닌 개별 IP 코어의 구조입니다.

그림 6. 개별 IP 코어 생성 출력(Intel Quartus Prime Pro Edition)

IP 코어 변형에 대해 지원 및 활성화된 경우.

표 6. 출력 FileIntel FPGA IP 세대의

File 이름	설명
<your_ip>.ip	최상위 IP 변형 file 프로젝트의 IP 코어 매개변수화가 포함되어 있습니다. IP 변형이 플랫폼 디자이너 시스템의 일부인 경우 매개변수 편집기는 .qsys도 생성합니다. file.
<your_ip>.cmp	VHDL 구성 요소 선언(.cmp) file 텍스트입니다 file VHDL 디자인에서 사용하는 로컬 일반 및 포트 정의가 포함된 files.
<your_ip>_세대.rpt	IP 또는 플랫폼 설계자 생성 로그 file. IP 생성 중 메시지 요약을 표시합니다.
*계속되는…*

File 이름	설명
<your_ip>.qgsimc(플랫폼 디자이너 시스템에만 해당)	시뮬레이션 캐싱 file .qsys와 .ip를 비교합니다. filePlatform Designer 시스템 및 IP 코어의 현재 매개변수화와 함께 s. 이 비교는 Platform Designer가 HDL 재생성을 건너뛸 수 있는지 여부를 결정합니다.
<your_ip>.qgsynth(플랫폼 디자이너 시스템에만 해당)	합성 캐싱 file .qsys와 .ip를 비교합니다. filePlatform Designer 시스템 및 IP 코어의 현재 매개변수화와 함께 s. 이 비교는 Platform Designer가 HDL 재생성을 건너뛸 수 있는지 여부를 결정합니다.
<your_ip>.qip	IP 구성 요소를 통합하고 컴파일하기 위한 모든 정보를 포함합니다.
<your_ip>.csv	IP 구성 요소의 업그레이드 상태에 대한 정보를 포함합니다.
.bsf	블록 다이어그램에서 사용하기 위한 IP 변형의 상징적 표현 Files(.bdf).
<your_ip>.spd	입력 file ip-make-simscript는 시뮬레이션 스크립트를 생성하는 데 필요합니다. .spd file 의 목록을 포함합니다. file초기화하는 메모리에 대한 정보와 함께 시뮬레이션을 위해 생성합니다.
<your_ip>.ppf	핀 플래너 File (.ppf)는 Pin Planner와 함께 사용하기 위해 생성한 IP 구성 요소에 대한 포트 및 노드 할당을 저장합니다.
<your_ip>_bb.v	Verilog BlackBox(_bb. v)를 사용하세요 file 블랙 박스로 사용하기 위한 빈 모듈 선언으로.
<your_ip>_inst.v 또는 _inst.vhd	HDL 전ample 인스턴스화 템플릿. 이 내용을 복사하여 붙여넣기 file 당신의 HDL로 file IP 변형을 인스턴스화합니다.
<your_ip>.regmap	IP에 등록 정보가 포함된 경우 Intel Quartus Prime 소프트웨어는 .regmap을 생성합니다. file. .regmap file 마스터 및 슬레이브 인터페이스의 레지스터 맵 정보를 설명합니다. 이것 file 보완하다 .sopcinfo file 시스템에 대한 더 자세한 레지스터 정보를 제공함으로써. 이것 file 레지스터 표시 활성화 view시스템 콘솔에서 사용자 정의 통계를 확인하세요.
<your_ip>.svd	HPS 시스템 디버그 도구에서 다음을 수행할 수 있습니다. view 플랫폼 디자이너 시스템 내에서 HPS에 연결되는 주변 장치의 레지스터 맵입니다. 합성 중에 Intel Quartus Prime 소프트웨어는 .svd를 저장합니다. file.sof에서 시스템 콘솔 마스터에 표시되는 슬레이브 인터페이스에 대한 s file 디버그 세션에서. 시스템 콘솔은 이 섹션을 읽고, Platform Designer는 레지스터 맵 정보를 쿼리합니다. 시스템 슬레이브의 경우 Platform Designer는 이름으로 레지스터에 액세스합니다.
<your_ip>.vyour_ip>.vhd	고밀도지질단백질(HDL) file합성 또는 시뮬레이션을 위해 각 하위 모듈 또는 자식 IP 코어를 인스턴스화합니다.
멘토르/	ModelSim 시뮬레이션을 설정하고 실행하기 위한 msim_setup.TCL 스크립트가 포함되어 있습니다.
알덱/	Riviera*-PRO 스크립트 rivierapro_setup.TCL을 포함하여 시뮬레이션을 설정하고 실행합니다.
/시놉시스/vcs /시놉시스/vcsmx	VCS* 시뮬레이션을 설정하고 실행하기 위한 셸 스크립트 vcs_setup.sh가 포함되어 있습니다. 셸 스크립트 vcsmx_setup.sh 및 synopsys_sim.setup을 포함합니다. file VCS MX* 시뮬레이션을 설정하고 실행합니다.
/운율	셸 스크립트 ncsim_setup.sh 및 기타 설정이 포함되어 있습니다. fileNCSIM 시뮬레이션을 설정하고 실행합니다.
/하위 모듈	HDL 함유 files는 IP 코어 하위 모듈입니다.
<IP 서브모듈>/	플랫폼 디자이너는 플랫폼 디자이너가 생성하는 각 IP 하위 모듈 디렉터리에 대해 /synth 및 /sim 하위 디렉터리를 생성합니다.

인텔 FPGA IP 코어 시뮬레이션

Intel Quartus Prime 소프트웨어는 특정 EDA 시뮬레이터에서 IP 코어 RTL 시뮬레이션을 지원합니다. IP 생성은 시뮬레이션을 만듭니다. files, 기능적 시뮬레이션 모델을 포함한 모든 테스트벤치(또는 ex)ample design) 및 각 IP 코어에 대한 공급업체별 시뮬레이터 설정 스크립트. 기능적 시뮬레이션 모델과 모든 테스트벤치 또는 ex를 사용합니다.amp시뮬레이션을 위한 디자인. IP 생성 출력에는 테스트벤치를 컴파일하고 실행하는 스크립트도 포함될 수 있습니다. 스크립트는 IP 코어를 시뮬레이트하는 데 필요한 모든 모델 또는 라이브러리를 나열합니다.
Intel Quartus Prime 소프트웨어는 다양한 시뮬레이터와의 통합을 제공하고, 사용자가 직접 작성한 스크립트와 사용자 정의 시뮬레이션 흐름을 포함한 여러 시뮬레이션 흐름을 지원합니다. 어떤 흐름을 선택하든 IP 코어 시뮬레이션은 다음 단계로 구성됩니다.

시뮬레이션 모델, 테스트벤치(또는 example design) 및 시뮬레이터 설정 스크립트 files.
시뮬레이터 환경과 시뮬레이션 스크립트를 설정합니다.
시뮬레이션 모델 라이브러리를 컴파일합니다.
시뮬레이터를 실행합니다.

Intel FPGA 설계 흐름을 위한 DSP Builder

Intel FPGA용 DSP Builder는 알고리즘 친화적인 개발 환경에서 DSP 설계의 하드웨어 표현을 생성하도록 지원하여 디지털 신호 처리(DSP) 설계 주기를 단축합니다.
이 IP 코어는 Intel FPGA용 DSP Builder를 지원합니다. IP 코어 변형을 포함하는 Intel FPGA용 DSP Builder 모델을 만들려면 Intel FPGA용 DSP Builder 흐름을 사용하고, 설계에서 수동으로 인스턴스화할 수 있는 IP 코어 변형을 만들려면 IP Catalog를 사용합니다.
관련 정보
Intel FPGA용 DSP Builder 핸드북의 MegaCore 함수 사용 챕터.

BCH IP 코어 기능 설명

이 항목에서는 IP 코어의 아키텍처, 인터페이스 및 신호에 대해 설명합니다.
BCH IP 코어를 인코더 또는 디코더로 매개변수화할 수 있습니다. 인코더는 데이터 패킷을 수신하고 체크 심볼을 생성하고, 디코더는 오류를 감지하고 수정합니다.

BCH IP 코어 인코더

BCH 인코더는 d 데이터 비트의 입력 및 출력이 있는 병렬 아키텍처를 가지고 있습니다. 인코더가 데이터 심볼을 수신하면 주어진 코드워드에 대한 체크 심볼을 생성하고 체크 심볼이 있는 입력 코드워드를 출력 인터페이스로 보냅니다. 인코더는 체크 심볼을 생성할 때 업스트림 구성 요소에 백프레셔를 사용합니다.
그림 7. 인코더 타이밍

준비 신호는 인코더가 들어오는 스트림을 허용할 수 있음을 나타냅니다. clk 상승 에지에서 인코더 준비 신호가 높으면 data_in 포트를 통해 입력 데이터 스트림을 보내고 로드를 높게 설정하여 유효한 입력 데이터를 나타냅니다. 전체 메시지 단어에 X 클록 신호가 필요하다고 가정합니다. 이 입력 프로세스가 X-1 클록 사이클에 도달하면 인코더 준비 신호가 낮아집니다. 다음 clk 상승 에지에서 인코더는 data_in 포트에서 입력을 허용하고 인코더는 전체 메시지 단어를 수신합니다. 준비 신호가 다시 높게 돌아오기 전에 인코더는 새 입력 데이터를 허용하지 않습니다. valid_outt 신호가 높게 설정되면 출력 인코딩된 코드워드가 data_out 포트에서 유효합니다. 출력 데이터가 유효한 첫 번째 클록 사이클에서 sop_out은 패킷의 시작을 나타내는 한 사이클 동안만 높게 설정됩니다. IP 코어에는 정방향 및 역방향 압력이 있으며, ready 및 sink_ready 신호로 제어할 수 있습니다. 클럭 사이클, 즉 입력 코드워드의 첫 번째 및 마지막 클록 사이클에서 sop_in 및 eop_in 신호를 올바르게 설정합니다.

단축된 코드워드
BCH IP 코어는 단축된 코드워드를 지원합니다. 단축된 코드워드는 N의 최대값인 2M-1보다 적은 심볼을 포함합니다. 여기서 N은 코드워드당 심볼의 총 수이고 M은 심볼당 비트 수입니다. 단축된 코드워드는 코드워드 시작 부분의 추가 데이터 심볼이 0으로 설정된 최대 길이 코드와 수학적으로 동일합니다. 예를 들어ample, (220,136)은 (255,171)의 단축된 코드워드입니다. 이 두 코드워드는 모두 동일한 수의 체크 심볼 11을 사용합니다. 디코더에서 단축된 코드워드를 사용하려면 매개변수 편집기를 사용하여 코드워드 길이를 올바른 값으로 설정합니다.

BCH IP 코어 디코더

디코더가 인코딩된 코드워드를 수신하면 검사 심볼을 사용하여 오류를 감지하고 수정합니다. 수신된 인코딩된 코드워드는 채널의 노이즈로 인해 원래 코드워드와 다를 수 있습니다. 디코더는 여러 다항식을 사용하여 오류를 감지하여 오류 위치와 오류 값을 찾습니다. 디코더가 오류 위치와 값을 얻으면 디코더는 코드워드의 오류를 수정하고 코드워드를 출력으로 보냅니다. e<=t이면 IP 코어가 오류를 수정할 수 있고, e > t이면 예측할 수 없는 결과가 나타납니다.
그림 8. 디코더 타이밍

코드워드는 load 신호와 sop_in 신호를 어서트할 때 시작됩니다. 디코더는 data_in의 데이터를 유효한 데이터로 수락합니다. 코드워드는 eop_in 신호를 어서트할 때 끝납니다. 1채널 코드워드의 경우, XNUMX클럭 사이클 동안 sop_in 및 eop_in 신호를 어서트합니다. 디코더가 ready 신호를 어서트하지 않으면 디코더는 ready 신호를 다시 어서트할 때까지 더 이상 데이터를 처리할 수 없습니다. 출력에서 동작은 동일합니다. 디코더가 valid_out 신호와 sop_out 신호를 어서트하면 디코더는 data_out에서 유효한 데이터를 제공합니다. 디코더는 sop_out 신호와 eop_out 신호를 어서트하여 코드워드의 시작과 끝을 나타냅니다. 디코더는 코드워드의 오류를 자동으로 감지하여 수정하고, 수정할 수 없는 코드워드를 만나면 number_of_errors 신호를 어서트합니다. 디코더는 검사 심볼을 포함한 전체 코드워드를 출력하는데, 이 심볼은 제거해야 합니다. ready 신호는 디코더가 들어오는 스트림을 수락할 수 있음을 나타냅니다. clk 상승 에지에서 인코더 준비 신호가 높으면 data_in을 통해 입력 데이터 스트림을 보내고 로드를 높게 설정하여 유효한 입력 데이터를 나타냅니다. valid_out이 높게 설정되면 출력 디코딩된 단어가 data_out 포트에서 유효합니다. number_of_errors는 IP 코어가 감지한 오류 수를 보여줍니다. 출력 데이터가 유효한 첫 번째 클록 사이클에서 sop_out은 한 사이클 동안만 높게 설정하여 출력 패킷의 시작을 나타냅니다. IP 코어에는 정방향 및 역방향 압력이 있으며, ready 신호와 sink_ready 신호로 이를 제어할 수 있습니다. 클럭 사이클, 즉 입력 코드워드의 첫 번째 및 마지막 클럭 사이클에서 sop_in 및 eop_in 신호를 올바르게 설정하십시오.

CH IP 코어 매개변수

표 7. 매개변수

매개변수	법적 가치	기본값	설명
BCH 모듈	인코더 또는 디코더	인코더	인코더나 디코더를 지정하세요.
심볼당 비트 수(m)	3~14(인코더) 또는 6~14(디코더)	14	기호당 비트 수를 지정합니다.
코드워드 길이(n)	패리티 비트+1 : 2m-1	8,784	코드워드 길이를 지정합니다. 디코더는 6.5이면 매 클록 사이클마다 새 심볼을 허용합니다.R < N. 만약 N>=6.5R +1, 디코더는 지속적인 동작을 보입니다.
오류 정정 용량(t)	범위는 다음에서 파생됨 m디코더의 경우 마법사는 범위를 8~127로 제한합니다.	40	수정할 비트 수를 지정하세요.
패리티 비트	–	560	코드워드의 패리티 비트 수를 표시합니다. 마법사는 이 매개변수를 t에서 파생합니다.
메시지 길이(k)	–	8,224	코드워드의 메시지 비트 수를 표시합니다. 마법사는 t와 n에서 이 매개변수를 파생합니다.
원시 다항식	–	17,475	m의 선택에서 유도된 원시 다항식을 보여줍니다.
병렬 입력 데이터 폭	인코더: 1 ~ min(parity_bits, k-1). 디코더: • d < 바닥(n3/14) • d < 층(n/ 층[2log₂(2*티)])	20	매 클록 사이클마다 입력할 비트 수.

BCH IP 코어 인터페이스 및 신호

표 8. 클록 및 리셋 신호

이름	아발론-ST형	방향	설명
클락	클락	입력	메인 시스템 클록. 전체 IP 코어는 CLK의 상승 에지에서 작동합니다.
다시 놓기	재설정_n	입력	어설션될 때 전체 시스템을 재설정하는 활성 로우 신호. 이 신호를 비동기적으로 주장할 수 있습니다. 그러나 clk_clk 신호에 동기적으로 deassert해야 합니다. IP 코어가 재설정에서 복구되면 수신하는 데이터가 완전한 패킷인지 확인합니다.

표 9. Avalon-ST 입력 및 출력 인터페이스 신호

이름	아발론-ST형	방향	설명
준비가 된	준비가 된	산출	싱크가 데이터를 수신할 준비가 되었음을 나타내는 데이터 전송 준비 신호. 싱크 인터페이스는 준비 신호를 구동하여 인터페이스에서 데이터 흐름을 제어합니다. 싱크 인터페이스는 현재 clk 상승 에지에서 데이터 인터페이스 신호를 캡처합니다.
데이터 입력[]	데이터	입력	각 코드워드에 대한 데이터 입력, 심볼별. in_valid 신호를 assert할 때만 유효합니다.
data_out	데이터	산출	IP 코어가 out_valid 신호를 주장할 때 디코딩된 출력을 포함합니다. 수정된 기호는 입력한 순서와 동일합니다.
업_인	이옵	입력	패킷(코드워드) 끝 신호.
eop_out	이옵	산출	패킷 끝(코드워드) 신호. 이 신호는 data_in[] 버스의 패킷 경계를 나타냅니다. IP 코어가 이 신호를 높게 구동하면 패킷 끝이 data_in[] 버스에 있음을 나타냅니다. IP 코어는 모든 패킷의 마지막 전송에서 이 신호를 주장합니다.
오류 발생	오류	입력	오류 신호. 입력 데이터 심볼이 오류인지 여부와 디코더가 이를 지우기로 간주할 수 있는지 여부를 지정합니다. 지우기 지원 디코더만 해당.
짐	유효한	입력	데이터 신호의 유효성을 나타내는 데이터 유효 신호. in_valid 신호를 어설션하면 Avalon-ST 데이터 인터페이스 신호가 유효합니다. in_valid 신호를 해제하면 Avalon-ST 데이터 인터페이스 신호가 유효하지 않으므로 무시해야 합니다. 데이터를 사용할 수 있을 때마다 in_valid 신호를 확인할 수 있습니다. 그러나 싱크는 IP 코어가 in_ready 신호를 주장할 때만 소스에서 데이터를 캡처합니다.
오류_수_개	오류	산출	오류 수를 나타냅니다(디코더만). IP 코어가 eop_out을 주장할 때 유효합니다.

sop_in	예규	입력	패킷 시작(코드워드) 신호.
소프 아웃	예규	산출	패킷 시작(코드워드) 신호. 이 신호는 data_in[] 버스의 코드워드 경계를 나타냅니다. IP 코어가 이 신호를 높게 구동하면 패킷 시작이 data_in[] 버스에 있음을 나타냅니다. IP 코어는 모든 코드워드의 첫 번째 전송에서 이 신호를 주장합니다.
싱크대 준비	준비가 된	입력	다운스트림 모듈이 데이터를 수신할 준비가 되었음을 나타내는 데이터 전송 준비 신호입니다. 싱크_레디 신호를 어설션하면 소스가 새 데이터(사용 가능한 경우)를 제공하고 싱크_레디 신호를 디어설션하면 새 데이터 제공을 중단합니다. 소스가 새 데이터를 제공할 수 없는 경우 유효한 데이터 인터페이스 신호를 구동할 준비가 될 때까지 하나 이상의 클록 사이클 동안 valid_out을 디어설션합니다.
유효하지 않음	유효한	산출	데이터 유효 신호. IP 코어는 data_out에 유효한 출력이 있을 때마다 valid_out 신호를 높게 주장합니다. data_out에 유효한 출력이 없을 때 IP 코어는 신호를 해제합니다.

Qsys 내에서 생성된 IP 코어의 경우 모든 신호는 Avalon-ST 인터페이스에 있습니다. 인코더의 경우:

입력: in[0 ~ data_in의 데이터 너비]
산출: data_out의 데이터 너비를 0으로 설정합니다.

디코더의 경우:

입력: in[0 ~ data_in의 데이터 너비]
출력: out [0 ~ 데이터 폭+오류 수 | data_out]

DSP IP 코어의 Avalon-ST 인터페이스

Avalon-ST 인터페이스는 소스 인터페이스에서 싱크 인터페이스로 데이터를 전송하기 위한 표준적이고 유연하며 모듈식 프로토콜을 정의합니다.
입력 인터페이스는 Avalon-ST 싱크이고 출력 인터페이스는 Avalon-ST 소스입니다. Avalon-ST 인터페이스는 여러 채널에 걸쳐 패킷을 인터리브하여 패킷 전송을 지원합니다.
Avalon-ST 인터페이스 신호는 채널이나 패킷 경계에 대한 지식 없이 단일 데이터 스트림을 지원하는 기존 스트리밍 인터페이스를 설명할 수 있습니다. 이러한 인터페이스에는 일반적으로 데이터, 준비 및 유효 신호가 포함됩니다. Avalon-ST 인터페이스는 여러 채널에 걸쳐 패킷이 인터리브된 버스트 및 패킷 전송을 위한 보다 복잡한 프로토콜도 지원할 수 있습니다. Avalon-ST 인터페이스는 본질적으로 다중 채널 설계를 동기화하므로 복잡한 제어 논리를 구현하지 않고도 효율적인 시간 다중화 구현을 달성할 수 있습니다.
Avalon-ST 인터페이스는 백프레셔를 지원합니다. 백프레셔는 싱크가 소스에 데이터 전송을 중단하도록 신호를 보낼 수 있는 흐름 제어 메커니즘입니다. 싱크는 일반적으로 FIFO 버퍼가 가득 찼거나 출력에 혼잡이 있을 때 백프레셔를 사용하여 데이터 흐름을 중단합니다.
관련 정보
Avalon 인터페이스 사양

문서 개정 내역

BCH IP Core 사용자 가이드 개정 내역.

날짜	버전	변화
2017.11.06	17.1	• Intel Cyclone 10 장치에 대한 지원이 추가되었습니다. • 인코더 및 디코더 설명에서 신호 이름이 수정되었습니다.
2017.02.14	16.1	• 제품 ID와 공급업체 ID가 제거되었습니다. • 수정됨 오류 정정 능력(t) 최대값은 127
2015.10.01	15.1	제품 ID와 주문 코드를 추가했습니다.
2015.05.01	15.0	최초 릴리스

다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.

A. BCH IP 코어 문서 보관소

표에 IP 코어 버전이 나열되어 있지 않으면 이전 IP 코어 버전의 사용자 가이드가 적용됩니다.

IP 코어 버전	사용자 가이드
16.1	BCH IP 코어 사용자 가이드
15.1	BCH IP 코어 사용자 가이드

문서 / 리소스

인텔 BCH IP 코어 [PDF 파일] 사용자 가이드
BCH IP 코어, BCH IP, 코어

참고문헌

사용자 설명서