인텔 4G 터보-V FPGA IP
4G Turbo-V Intel® FPGA IP 정보
FEC(순방향 오류 정정) 채널 코드는 일반적으로 무선 통신 시스템의 에너지 효율성을 향상시킵니다. 터보 코드는 3G 및 4G 모바일 통신(예: UMTS 및 LTE)과 위성 통신에 적합합니다. 데이터를 손상시키는 잡음이 있는 경우 대역폭 또는 대기 시간이 제한된 통신 링크를 통해 안정적인 정보 전송이 필요한 다른 응용 프로그램에서 터보 코드를 사용할 수 있습니다. 4G Turbo-V Intel® FPGA IP는 vRAN용 다운링크 및 업링크 가속기로 구성되며 Turbo Intel FPGA IP를 포함합니다. 다운링크 가속기는 패리티 정보 형태로 데이터에 중복성을 추가합니다. 업링크 가속기는 중복성을 활용하여 합리적인 수의 채널 오류를 수정합니다.
관련 정보
- 터보 인텔 FPGA IP 사용자 가이드
- 3GPP TS 36.212 버전 15.2.1 릴리스 15
4G Turbo-V Intel FPGA IP 기능
다운링크 가속기에는 다음이 포함됩니다.
- 코드 블록 순환 중복 코드(CRC) 첨부
- 터보 엔코더
- 다음 기능을 갖춘 터보 속도 매칭기:
- 서브블록 인터리버
- 비트 컬렉터
- 비트 선택기
- 비트 정리기
업링크 가속기에는 다음이 포함됩니다.
- 하위 블록 디인터리버
- CRC 검사 기능이 있는 터보 디코더
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.
4G Turbo-V Intel FPGA IP 장치 제품군 지원
인텔은 인텔 FPGA IP에 대해 다음과 같은 장치 지원 수준을 제공합니다.
- 고급 지원 - 이 장치 제품군에 대한 시뮬레이션 및 컴파일에 IP를 사용할 수 있습니다. FPGA 프로그래밍 file (.pof) 지원은 Quartus Prime Pro Stratix 10 Edition Beta 소프트웨어에 사용할 수 없으므로 IP 타이밍 폐쇄를 보장할 수 없습니다. 타이밍 모델에는 초기 레이아웃 후 정보를 기반으로 한 초기 엔지니어링 지연 추정치가 포함됩니다. 타이밍 모델은 실리콘 테스트가 실제 실리콘과 타이밍 모델 간의 상관 관계를 개선함에 따라 변경될 수 있습니다. 이 IP 코어를 시스템 아키텍처 및 리소스 활용 연구, 시뮬레이션, 핀아웃, 시스템 지연 평가, 기본 타이밍 평가(파이프라인 예산 책정) 및 I/O 전송 전략(데이터 경로 폭, 버스트 깊이, I/O 표준 절충안)에 사용할 수 있습니다. ).
- 예비 지원 - 인텔은 이 장치 제품군에 대한 예비 타이밍 모델을 사용하여 IP 코어를 확인합니다. IP 코어는 모든 기능 요구 사항을 충족하지만 장치 제품군에 대한 타이밍 분석이 아직 진행 중일 수 있습니다. 프로덕션 디자인에서 주의해서 사용할 수 있습니다.
- 최종 지원 - 인텔은 이 장치 제품군에 대한 최종 타이밍 모델로 IP를 확인합니다. IP는 장치 제품군의 모든 기능 및 타이밍 요구 사항을 충족합니다. 생산 디자인에 사용할 수 있습니다.
4G Turbo-V IP 장치 제품군 지원
| 장치 패밀리 | 지원하다 |
| 인텔 애질렉스™ | 전진 |
| 인텔 아리아® 10 | 결정적인 |
| 인텔 Stratix® 10 | 전진 |
| 기타 장치 제품군 | 지원 없음 |
4G Turbo-V Intel FPGA IP 출시 정보
Intel FPGA IP 버전은 v19.1까지 Intel Quartus® Prime Design Suite 소프트웨어 버전과 일치합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2부터 Intel FPGA IP에는 새로운 버전 관리 체계가 있습니다. Intel FPGA IP 버전(XYZ) 번호는 각 Intel Quartus Prime 소프트웨어 버전에 따라 변경될 수 있습니다. 변경사항:
- X는 IP의 주요 개정을 나타냅니다. Intel Quartus Prime 소프트웨어를 업데이트하는 경우 IP를 재생성해야 합니다.
- Y는 IP에 새로운 기능이 포함되어 있음을 나타냅니다. 이러한 새로운 기능을 포함하도록 IP를 재생성하십시오.
- Z는 IP에 사소한 변경이 포함되어 있음을 나타냅니다. 이러한 변경 사항을 포함하려면 IP를 재생성하십시오.
4G Turbo-V IP 출시 정보
| 목 | 설명 |
| 버전 | 1.0.0 |
| 출시일 | 2020년 XNUMX월 |
4G Turbo-V 성능 및 자원 활용도
Intel은 Intel Quartus Prime 소프트웨어 v19.1로 설계를 컴파일하여 리소스 활용도와 성능을 생성했습니다. 프로젝트에 필요한 FPGA 리소스(예: 적응형 논리 모듈(ALM))의 초기 추정에만 이러한 대략적인 결과를 사용하십시오. 목표 주파수는 300MHz입니다.
Intel Arria 10 장치의 다운링크 가속기 리소스 활용도 및 최대 주파수
| 기준 치수 | f맥스 (메가 헤르츠) | 의연금 | ALUT | 레지스터 | 메모리(비트) | RAM 블록(M20K) | DSP 블록 |
| 다운링크 가속기 | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC 첨부 | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| 터보 엔코더 | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| 평가 일치자 | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| 서브블록 인터리버 | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| 비트 컬렉터 | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| 비트 선택기 및 정리기 | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Intel Arria 10 장치의 업링크 가속기 리소스 활용도 및 최대 주파수
| 기준 치수 | f맥스 (메가 헤르츠) | 의연금 | 레지스터 | 메모리(비트) | RAM 블록(M20K) | DSP 블록 |
| 업링크 가속기 | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| 하위 블록 디인터리버 | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| 터보 디코더 | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
4G Turbo-V Intel FPGA IP를 사용한 설계
4G Turbo-V IP 디렉토리 구조
IP 설치 프로그램에서 IP를 수동으로 설치해야 합니다.
설치 디렉터리 구조
4G Turbo-V IP 생성
다운링크 또는 업링크 가속기를 생성할 수 있습니다. 업링크 가속기의 경우 디렉터리에서 dl을 ul로 바꾸거나 file 이름.
- Intel Quartus Prime Pro 소프트웨어를 엽니다.
- 선택하다 File ➤ 새 프로젝트 마법사.
- 다음을 클릭하세요.
- 프로젝트 이름 dl_fec_wrapper_top을 입력하고 프로젝트 위치를 입력합니다.
- Arria 10 장치를 선택합니다.
- 마침을 클릭합니다.
- dl_fec_wrapper_top.qpf를 엽니다. file 프로젝트 디렉토리에서 사용 가능 프로젝트 마법사가 나타납니다.
- 플랫폼 디자이너 탭에서:
- dl_fec_wrapper_top.ip 생성 file 하드웨어 tcl 사용 file.
- HDL 생성을 클릭하여 디자인을 생성합니다. files.
- 생성 탭에서 테스트 벤치 시스템 생성을 클릭합니다.
- 합성을 추가하려면 모두 추가를 클릭하세요. file프로젝트에 s. 그만큼 files는 src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth에 있습니다.
- dl_fec_wrapper_top.v 설정 file 최상위 엔터티로.
- 이 프로젝트를 컴파일하려면 컴파일 시작을 클릭하세요.
4G Turbo-V IP 시뮬레이션
이 작업은 다운링크 가속기를 시뮬레이션하기 위한 것입니다. 업링크 가속기를 시뮬레이션하려면 각 디렉터리에서 dl을 ul로 바꾸거나 file 이름.
- ModelSim 10.6d FPGA Edition 시뮬레이터를 엽니다.
- 디렉터리를 src\ip\dl_fec_wrapper_top_tb\dl_fec_wrapper_top_tb\sim\mentor로 변경합니다.
- msim_setup.tcl에서 QUARTUS_INSTALL_DIR을 Intel Quartus Prime 디렉터리로 변경하세요. file, 이는 \sim\mentor 디렉토리에 있습니다.
- 기록 창에 do load_sim.tcl 명령을 입력합니다. 이 명령은 라이브러리를 생성합니다 files 소스를 컴파일하고 시뮬레이션합니다. filemsim_setup.tcl에 있습니다. file. 테스트 벡터는 file\sim 디렉터리의 name_update.sv.
그만큼 file이름 업데이트 File 구조
- 해당 테스트 벡터 files는 sim\mentor\test_Vectors에 있습니다.
- Log.txt에는 모든 테스트 패킷의 결과가 포함되어 있습니다.
- 다운링크 가속기의 경우, 인코더_pass_file.txt에는 테스트 패킷 및 인코더의 모든 인덱스에 대한 통과 보고서가 포함되어 있습니다.file_error.txt에는 테스트 패킷의 모든 인덱스에 대한 실패 보고서가 포함되어 있습니다.
- 업링크 가속기의 경우 Error_file.txt에는 테스트 패킷의 모든 인덱스에 대한 실패 보고서가 포함되어 있습니다.
4G Turbo-V Intel FPGA IP 기능 설명
4G Turbo-V Intel FPGA IP는 다운링크 가속기와 업링크 가속기로 구성됩니다.
- 4페이지의 9G Turbo-V 아키텍처
- 4페이지의 11G Turbo-V 신호 및 인터페이스
- 4페이지의 15G Turbo-V 타이밍 다이어그램
- 4G Turbo-V 지연 시간 및 처리량(18페이지)
4G 터보-V 아키텍처
4G Turbo-V Intel FPGA IP는 다운링크 가속기와 업링크 가속기로 구성됩니다.
4G 다운링크 가속기
4G Turbo 다운링크 가속기는 코드 블록 CRC 부착 블록과 Turbo 인코더(Intel Turbo FPGA IP) 및 속도 일치기로 구성됩니다. 입력 데이터의 너비는 8비트이고 출력 데이터의 너비는 24비트입니다. 속도 일치자는 세 개의 하위 블록 인터리버, 비트 선택기 및 비트 수집기로 구성됩니다.
4G 다운링크 가속기는 8비트 병렬 CRC 계산 알고리즘으로 코드 블록 CRC 첨부를 구현합니다. CRC 부착 블록에 대한 입력은 8비트 너비입니다. 일반 모드에서 CRC 블록으로 입력되는 개수는 k~24이며, 여기서 k는 크기 인덱스를 기준으로 한 블록 크기이다. 24비트의 추가 CRC 시퀀스는 CRC 첨부 블록에 있는 데이터의 수신 코드 블록에 첨부된 다음 터보 인코더로 전달됩니다. CRC 바이패스 모드에서 입력 개수는 터보 인코더 블록으로 전달되는 8비트 폭의 k 크기입니다.
터보 인코더는 병렬로 연결된 컨벌루션 코드를 사용합니다. 컨벌루션 인코더는 정보 시퀀스를 인코딩하고 다른 컨벌루션 인코더는 정보 시퀀스의 인터리브 버전을 인코딩합니다. 터보 인코더에는 8개의 24상태 구성 컨벌루션 인코더와 1개의 터보 코드 내부 인터리버가 있습니다. 터보 인코더에 대한 자세한 내용은 Turbo IP Core 사용자 가이드를 참조하세요. 속도 일치자는 전송 블록의 비트 수를 해당 할당에서 IP가 전송하는 비트 수와 일치시킵니다. rate matcher의 입출력은 2비트이다. IP는 각 코드 블록에 대해 터보 코딩된 전송 채널에 대한 속도 일치를 정의합니다. 속도 일치자는 하위 블록 인터리버, 비트 수집기 및 비트 선택기로 구성됩니다. 다운링크 가속기는 터보 코딩의 각 출력 스트림에 대해 인터리빙된 하위 블록을 설정합니다. 스트림에는 메시지 비트 스트림, 24차 패리티 비트 스트림, XNUMX차 패리티 비트 스트림이 포함됩니다. 인터리브된 서브블록의 입력과 출력은 XNUMX비트 폭이다. 비트 컬렉터는 하위 블록 인터리버에서 나오는 스트림을 결합합니다. 이 블록에는 다음을 저장하는 버퍼가 포함되어 있습니다.
- 인터리브된 하위 블록의 비트를 활성화하는 메시지 및 필러입니다.
- 하위 블록 인터리빙된 패리티 비트와 해당 필러 비트입니다.
비트 콜렉터
4G 채널 업링크 가속기
4G Turbo 업링크 가속기는 서브블록 디인터리버와 터보 디코더(Intel Turbo FPGA IP)로 구성됩니다.
디인터리버는 3개의 블록으로 구성되며 처음 두 블록은 대칭이고 세 번째 블록은 서로 다릅니다.
준비 신호의 대기 시간은 0입니다.
디인터리버
서브블록 디인터리버에 대해 바이패스 모드를 켜면 IP는 연속된 위치의 메모리 블록에 데이터를 쓰면서 데이터를 읽습니다. IP는 인터리빙 없이 데이터를 쓸 때 데이터를 읽습니다. 서브블록 디인터리버에 입력되는 데이터의 개수는 바이패스 모드에서 K_π이고, 출력 데이터의 길이는 k 사이즈(k는 cb_size_index 값을 기준으로 한 코드 블록 사이즈)이다. 서브블록 디인터리버의 출력 데이터 지연 시간은 입력 블록 크기 K_π에 따라 달라집니다. IP는 입력 데이터의 K_π 코드 블록 크기를 쓴 후에만 데이터를 읽습니다. 따라서 출력 대기 시간에는 쓰기 시간도 포함됩니다. 서브블록 인터리버 출력 데이터의 지연 시간은 K_π+17입니다. 터보 디코더는 s를 기반으로 가장 가능성이 높은 전송 시퀀스를 계산합니다.amp수신하는 파일입니다. 자세한 설명은 Turbo Core IP 사용자 가이드를 참조하세요. 오류 정정 코드의 디코딩은 서로 다른 컨벌루션 코드에 대한 확률을 비교하는 것입니다. 터보 디코더는 반복적으로 작동하는 두 개의 단일 SISO(소프트인 소프트아웃) 디코더로 구성됩니다. 첫 번째(상위 디코더)의 출력은 두 번째 출력으로 공급되어 터보 디코딩 반복을 형성합니다. 인터리버 및 디인터리버 블록은 이 프로세스에서 데이터를 재정렬합니다.
관련 정보
터보 IP 코어 사용자 가이드
4G Turbo-V 신호 및 인터페이스
다운링크 가속기
다운링크 가속기 신호
| 신호 이름 | 방향 | 비트 폭 | 설명 |
| 클락 | 입력 | 1 | 300MHz 클록 입력. 모든 Turbo-V IP 인터페이스 신호는 이 클럭과 동기화됩니다. |
| 재설정_n | 입력 | 1 | 전체 IP의 내부 로직을 재설정합니다. |
| 싱크_유효 | 입력 | 1 | Sink_data의 데이터가 유효할 때 어설션됩니다. Sink_valid가 어설션되지 않으면 IP는 Sink_valid가 다시 어설션될 때까지 처리를 중단합니다. |
| 싱크_데이터 | 입력 | 8 | 일반적으로 전송되는 정보의 대부분을 전달합니다. |
| 싱크대 | 입력 | 1 | 들어오는 패킷의 시작을 나타냅니다. |
| 싱크대 | 입력 | 1 | 들어오는 패킷의 끝을 나타냅니다. |
| 싱크대 준비 | 산출 | 1 | IP가 데이터를 수락할 수 있는 시기를 나타냅니다. |
| 싱크_오류 | 입력 | 2 | 현재 주기에서 전송된 데이터에 영향을 미치는 오류를 나타내는 2비트 마스크입니다. |
| Crc_enable | 입력 | 1 | CRC 블록을 활성화합니다. |
| Cb_size_index | 입력 | 8 | 입력 코드 블록 크기 K |
| 싱크_RM_아웃_크기 | 입력 | 20 | E에 해당하는 비율 일치기 출력 블록 크기입니다. |
| 싱크_코드_블록 | 입력 | 15 | 현재 코드 블록의 소프트 버퍼 크기 엔씨비 |
| 싱크_rv_idx | 입력 | 2 | 중복 버전 인덱스(0,1,2 또는 3) |
| sing_rm_bypass | 입력 | 1 | 비율 일치기에서 바이패스 모드를 활성화합니다. |
| 싱크_필러_비트 | 입력 | 6 | IP가 코드 블록 분할을 수행할 때 IP가 송신기에 삽입하는 필러 비트 수입니다. |
| 소스_유효 | 산출 | 1 | 출력할 유효한 데이터가 있을 때 IP에 의해 어설션됩니다. |
| 계속되는… | |||
| 신호 이름 | 방향 | 비트 폭 | 설명 |
| 소스_데이터 | 산출 | 24 | 전송된 정보의 대부분을 운반합니다. 이 정보는 유효하다고 주장되는 경우에 사용할 수 있습니다. |
| 소스_솝 | 산출 | 1 | 패킷의 시작을 나타냅니다. |
| source_eop | 산출 | 1 | 패킷의 끝을 나타냅니다. |
| 소스_준비 | 입력 | 1 | 준비 신호가 선언되면 데이터 수신이 유효합니다. |
| 소스_오류 | 산출 | 2 | 소스 측에서 Avalon-ST 프로토콜 위반을 나타내는 터보 인코더에서 전파되는 오류 신호
• 00: 오류 없음 • 01: 패킷 시작이 누락되었습니다. • 10: 패킷 끝이 누락됨 • 11: 예기치 않은 패킷 끝 다른 오류 유형도 11로 표시될 수 있습니다. |
| Source_blk_size | 산출 | 13 | 출력 코드 블록 크기 K |
업링크 가속기 인터페이스
업링크 가속기 신호
| 신호 | 방향 | 비트 폭 | 설명 |
| 클락 | 입력 | 1 | 300MHz 클록 입력. 모든 Turbo-V IP 인터페이스 신호는 이 클럭과 동기화됩니다. |
| 재설정_n | 입력 | 1 | 입력 클럭 신호 재설정 |
| 싱크_유효 | 입력 | 1 | Avalon 스트리밍 입력 유효 |
| 싱크_데이터 | 입력 | 24 | Avalon 스트리밍 입력 데이터 |
| 싱크대 | 입력 | 1 | Avalon 스트리밍 입력 패킷 시작 |
| 싱크대 | 입력 | 1 | Avalon 스트리밍 입력 패킷 끝 |
| 계속되는… | |||
| 신호 | 방향 | 비트 폭 | 설명 |
| 싱크대 준비 | 입력 | 1 | Avalon 스트리밍 입력 준비됨 |
| conf_valid | 입력 | 1 | 유효한 입력 구성 도관 |
| cb_size_index | 입력 | 8 | 블록 크기 반복 지수 |
| 최대_반복 | 입력 | 5 | 최대 반복 |
| rm_bypass | 입력 | 1 | 바이패스 모드 활성화 |
| sel_CRC24A | 입력 | 1 | 현재 데이터 블록에 필요한 CRC 유형을 지정합니다.
• 0: CRC24A • 1: CRC24B |
| conf_ready | 입력 | 1 | 입력 구성 도관 준비됨 |
| 소스_유효 | 산출 | 1 | Avalon 스트리밍 출력 유효 |
| 소스_데이터 | 산출 | 16 | Avalon 스트리밍 출력 데이터 |
| 소스_솝 | 산출 | 1 | Avalon 스트리밍 출력 패킷 시작 |
| source_eop | 산출 | 1 | Avalon 스트리밍 출력 패킷 끝 |
| 소스_오류 | 산출 | 2 | 소스 측의 Avalon 스트리밍 프로토콜 위반을 나타내는 오류 신호:
• 00: 오류 없음 • 01: 패킷 시작이 누락되었습니다. • 10: 패킷 끝이 누락됨 • 11: 예기치 않은 패킷 끝 다른 오류 유형도 11로 표시될 수 있습니다. |
| 소스_준비 | 산출 | 1 | Avalon 스트리밍 출력 준비됨 |
| CRC_유형 | 산출 | 1 | 현재 데이터 블록에 사용된 CRC 유형을 나타냅니다.
• 0: CRC24A • 1: CRC24B |
| 소스_블크_크기 | 산출 | 13 | 나가는 블록 크기를 지정합니다. |
| CRC_패스 | 산출 | 1 | CRC가 성공했는지 여부를 나타냅니다.
• 0: 실패 • 1: 합격 |
| source_iter | 산출 | 5 | 터보 디코더가 현재 데이터 블록 처리를 중지한 후 절반 반복 횟수를 표시합니다. |
DSP Intel FPGA IP의 Avalon 스트리밍 인터페이스
Avalon 스트리밍 인터페이스는 소스 인터페이스에서 싱크 인터페이스로의 데이터 전송을 위한 표준적이고 유연한 모듈식 프로토콜을 정의합니다. 입력 인터페이스는 Avalon 스트리밍 싱크이고 출력 인터페이스는 Avalon 스트리밍 소스입니다. Avalon 스트리밍 인터페이스는 여러 채널에 걸쳐 인터리브된 패킷을 사용하여 패킷 전송을 지원합니다. Avalon 스트리밍 인터페이스 신호는 채널이나 패킷 경계에 대한 지식 없이 단일 데이터 스트림을 지원하는 기존 스트리밍 인터페이스를 설명할 수 있습니다. 이러한 인터페이스에는 일반적으로 데이터, 준비 및 유효한 신호가 포함됩니다. Avalon 스트리밍 인터페이스는 또한 여러 채널에 걸쳐 인터리브된 패킷을 사용하여 버스트 및 패킷 전송을 위한 보다 복잡한 프로토콜을 지원할 수 있습니다. Avalon 스트리밍 인터페이스는 본질적으로 다중 채널 설계를 동기화하므로 복잡한 제어 논리를 구현하지 않고도 효율적인 시간 다중화 구현을 달성할 수 있습니다. Avalon 스트리밍 인터페이스는 싱크가 소스에 신호를 보내 데이터 전송을 중지할 수 있는 흐름 제어 메커니즘인 백프레셔를 지원합니다. 싱크는 일반적으로 FIFO 버퍼가 가득 차거나 출력이 혼잡할 때 데이터 흐름을 중지하기 위해 배압을 사용합니다.
관련 정보
Avalon 인터페이스 사양
4G Turbo-V 타이밍 다이어그램
Codeblock 40을 사용한 쓰기 로직의 타이밍 다이어그램
IP:
- 열 20~0에 null 19비트를 배치하고 열 20에서 데이터 비트를 씁니다.
- 44개의 클록 주기로 6비트를 모두 메모리에 씁니다.
- 열 28~31에 격자 울타리 종료 비트를 씁니다.
- 각 행의 쓰기 주소를 증가시킵니다.
- 한 번에 8개의 개별 RAM에 대한 쓰기 활성화 신호를 생성합니다.
IP는 필러 비트를 RAM에 쓰지 않습니다. 대신 IP는 RAM에 필터 비트에 대한 자리 표시자를 남겨두고 읽기 프로세스 중에 NULL 비트를 출력에 삽입합니다. 첫 번째 쓰기는 열 20부터 시작됩니다.
Codeblock 40을 사용한 읽기 로직의 타이밍 다이어그램
각 읽기에 대해 한 클럭 사이클에 8비트가 표시되지만 8비트만 유효합니다. IP는 이 두 비트를 시프트 레지스터에 씁니다. IP가 XNUMX비트를 형성하면 이를 출력 인터페이스로 보냅니다.
Codeblock 6144을 사용한 쓰기 로직의 타이밍 다이어그램
필러 비트는 열 0부터 27까지이고 데이터 비트는 열 28부터입니다. IP:
- 6,148개의 클록 주기로 769비트를 모두 메모리에 씁니다.
- 열 28~31에 격자 울타리 종료 비트를 씁니다.
- 각 행의 쓰기 주소를 증가시킵니다.
- 한 번에 8개의 개별 RAM에 대해 생성된 쓰기 활성화 신호를 생성합니다.
IP는 필러 비트를 RAM에 쓰지 않습니다. 대신 IP는 RAM에 필터 비트에 대한 자리 표시자를 남겨두고 읽기 프로세스 중에 NULL 비트를 출력에 삽입합니다. 첫 번째 쓰기는 28열부터 시작됩니다.
Codeblock 6144을 사용한 읽기 로직의 타이밍 다이어그램
읽기 측에서는 각 읽기가 8비트를 제공합니다. 193번째 행을 읽는 동안 IP는 8비트를 읽었지만 XNUMX비트만 유효합니다. IP는 시프트 레지스터로 XNUMX비트를 구성하고 다음 열부터 읽어서 보냅니다.
입력 타이밍 다이어그램
출력 타이밍 다이어그램
4G Turbo-V 지연 시간 및 처리량
입력된 첫 번째 패킷 SOP부터 첫 번째 패킷 SOP를 출력하는 사이의 지연 시간을 측정합니다. 첫 번째 패킷 SOP를 입력하여 마지막 패킷 EOP를 출력하는 사이의 처리 시간을 측정합니다.
다운링크 가속기
처리량은 IP가 준비되면 다운링크 가속기로 입력을 펌핑할 수 있는 속도입니다.
다운링크 가속기 대기 시간, 처리 시간 및 처리량
최대 K 크기는 6,144이고 E 크기는 11,522입니다. 13개 코드 블록에 대해 측정된 처리 시간입니다. 클럭 속도는 300MHz입니다.
| K | E | 숨어 있음 | 처리 시간 | 입력 처리량 | ||
| (주기) | (우리를) | (주기) | (우리를) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
지연 시간 및 처리 시간 계산
- 그림은 대기 시간, 처리 시간 및 처리량을 계산하는 절차를 보여줍니다.
K 크기와 지연 시간
K 크기와 지연 시간
- k=40~1408
업링크 가속기 지연 시간 및 처리 시간
- 최대 반복 횟수 포함 = 6. 클럭 속도는 300MHz입니다.
K E 숨어 있음 처리 시간 (주기) (우리를) (주기) (우리를) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
업링크 가속기 지연 시간 및 처리 시간
- 최대 반복 횟수 = 8
| K | E | 숨어 있음 | 처리 시간 | ||
| (주기) | (우리를) | (주기) | (우리를) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| 계속되는… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K 크기와 지연 시간
- max_iter=6의 경우
그림 19. K 크기와 처리 시간 비교
- max_iter=6의 경우
K 크기와 지연 시간
- max_iter=8의 경우
K 크기와 처리 시간
- max_iter=8의 경우
4G Turbo-V Intel FPGA IP 사용자 가이드의 문서 개정 내역
| 날짜 | IP 버전 | 인텔 Quatus 프라임 소프트웨어 버전 | 변화 |
| 2020.11.18 | 1.0.0 | 20.1 | 다음 위치에서 테이블이 제거되었습니다. 4G Turbo-V 성능 및 자원 활용도 |
| 2020.06.02 | 1.0.0 | 20.1 | 최초 출시. |
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문서 / 리소스
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인텔 4G 터보-V FPGA IP [PDF 파일] 사용자 가이드 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
