25G 이더넷 Intel® FPGA IP 릴리스 노트
사용자 가이드
25G 이더넷 Intel FPGA IP 릴리스 노트(Intel Agilex 장치)
Intel® FPGA IP 버전은 v19.1까지 Intel Quartus® Prime Design Suite 소프트웨어 버전과 일치합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2부터 Intel FPGA IP는 새로운 버전 체계를 갖습니다.
Intel FPGA IP 버전(XYZ) 번호는 각 Intel Quartus Prime 소프트웨어 버전에 따라 변경될 수 있습니다. 변경 사항:
- X는 IP의 주요 개정을 나타냅니다. Intel Quartus Prime 소프트웨어를 업데이트하는 경우 IP를 재생성해야 합니다.
- Y는 IP에 새로운 기능이 포함되어 있음을 나타냅니다. 이러한 새로운 기능을 포함하도록 IP를 재생성하십시오.
- Z는 IP에 사소한 변경이 포함되어 있음을 나타냅니다. 이러한 변경 사항을 포함하려면 IP를 재생성하십시오.
1.1. 25G 이더넷 인텔 FPGA IP v1.0.0
표 1. v1.0.0 2022.09.26
| 인텔 Quatus 프라임 버전 | 설명 | 영향 |
| 22.3 | Intel Agilex™ F-tile 장치 제품군에 대한 지원이 추가되었습니다. • 25G 속도만 지원됩니다. • 1588 정밀 시간 프로토콜이 지원되지 않습니다. |
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인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.
ISO
9001시 2015분
등기
25G 이더넷 Intel FPGA IP 릴리스 노트(Intel Stratix 10 장치)
특정 IP 버전에 대한 릴리스 정보를 사용할 수 없는 경우 IP는 해당 버전에서 변경되지 않습니다. v18.1까지의 IP 업데이트 릴리스에 대한 정보는 Intel Quartus Prime Design Suite 업데이트 릴리스 정보를 참조하십시오.
Intel FPGA IP 버전은 v19.1까지 Intel Quartus Prime Design Suite 소프트웨어 버전과 일치합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2부터 Intel
FPGA IP에는 새로운 버전 관리 체계가 있습니다.
Intel FPGA IP 버전(XYZ) 번호는 각 Intel Quartus Prime 소프트웨어 버전에 따라 변경될 수 있습니다. 변경 사항:
- X는 IP의 주요 개정을 나타냅니다. Intel Quartus Prime 소프트웨어를 업데이트하는 경우 IP를 재생성해야 합니다.
- Y는 IP에 새로운 기능이 포함되어 있음을 나타냅니다. 이러한 새로운 기능을 포함하도록 IP를 재생성하십시오.
- Z는 IP에 사소한 변경이 포함되어 있음을 나타냅니다. 이러한 변경 사항을 포함하려면 IP를 재생성하십시오.
관련 정보
- Intel Quartus Prime Design Suite 업데이트 릴리스 정보
- 25G 이더넷 Intel Stratix®10 FPGA IP 사용자 가이드 아카이브
- 25G 이더넷 Intel Stratix® 10 FPGA IP 디자인 Examp사용자 가이드 아카이브
- 지식베이스의 25G 이더넷 Intel FPGA IP에 대한 오류
2.1. 25G 이더넷 인텔 FPGA IP v19.4.1
표 2. v19.4.1 2020.12.14
| 인텔 Quatus 프라임 버전 | 설명 | 영향 |
| 20.4 | VLAN 프레임의 길이 확인 업데이트: • 이전 버전의 25G 이더넷 Intel FPGA IP에서는 다음 조건이 충족될 때 대형 프레임 오류가 발생합니다. 1. VLAN a. VLAN 감지가 활성화되었습니다. b. IP는 최대 TX/RX 프레임 길이에 1~4옥텟을 더한 길이의 프레임을 송수신합니다. 2. SVLAN a. SVLAN 감지가 활성화되었습니다. b. IP는 최대 TX/RX 프레임 길이에 1~8옥텟을 더한 길이의 프레임을 송수신합니다. • 이 버전에서는 이러한 동작을 수정하기 위해 IP가 업데이트되었습니다. |
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| 존재하지 않는 주소를 읽는 동안 Avalon 메모리 매핑 타임아웃을 방지하기 위해 Avalon® 메모리 매핑 인터페이스 액세스를 status_* 인터페이스로 업데이트했습니다. • 이전 버전의 25G 이더넷 Intel FPGA IP에서 Avalon 메모리 매핑 인터페이스는 status_* 인터페이스에서 존재하지 않는 주소로 읽을 때 Avalon 메모리 매핑 마스터의 요청이 시간 초과될 때까지 status_waitrequest를 주장했습니다. 이제 존재하지 않는 주소에 액세스할 때 waitrequest를 보류하지 않도록 문제가 해결되었습니다. |
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| RS-FEC가 활성화된 변형 제품은 이제 100% 처리량을 지원합니다. | — |
2.2. 25G 이더넷 인텔 FPGA IP v19.4.0
표 3. v19.4.0 2019.12.16
| 인텔 Quatus 프라임 버전 | 설명 | 영향 |
| 19.4 | rx_am_lock 동작 변경: • 이전 버전의 25G 이더넷 Intel FPGA IP에서는 rx_am_lock 신호가 모든 변형에서 rx_block_lock과 동일하게 동작합니다. • 이 버전에서는 IP의 RSFEC 지원 변형의 경우 정렬 잠금이 달성되면 rx_am_lock이 이제 어설션됩니다. RSFEC가 지원되지 않는 변형의 경우 rx_am_lock은 여전히 rx_block_lock과 동일하게 동작합니다. |
인터페이스 신호인 rx_am_lock은 RSFEC 지원 변형의 경우 이전 버전과 다르게 동작합니다. |
| RX MAC 패킷 시작 업데이트: • 이전 버전에서는 RX MAC은 패킷의 시작을 결정하기 위해 START 문자만 확인했습니다. • 이 버전에서는 RX MAC이 기본적으로 START 문자 외에도 수신 패킷에서 SFD(프레임 시작 구분 기호)를 확인합니다. • 프리앰블 패스스루 모드가 활성화된 경우 MAC은 사용자 정의 프리앰블을 허용하기 위해 START 문자만 확인합니다. |
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| 프리앰블 검사를 활성화하기 위해 새로운 레지스터를 추가했습니다. • RX MAC 레지스터에서 오프셋 0x50A [4]의 레지스터를 1로 쓰면 프리앰블 검사를 활성화할 수 있습니다. 이 레지스터는 프리앰블 패스스루가 활성화되면 "상관없음"입니다. |
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2.3. 25G 이더넷 인텔 FPGA IP v19.3.0
표 4. v19.3.0 2019.09.30
| 인텔 Quatus 프라임 버전 | 설명 | 영향 |
| 19.3 | MAC+PCS+PMA 변형의 경우, 트랜시버 래퍼 모듈 이름이 이제 동적으로 생성됩니다. 이렇게 하면 시스템에서 여러 IP 인스턴스가 사용되는 경우 원치 않는 모듈 충돌이 방지됩니다. | — |
2.4. 25G 이더넷 인텔 FPGA IP v19.2.0
표 5. v19.2.0 2019.07.01
| 인텔 Quatus 프라임 버전 | 설명 | 영향 |
| 19.2 | 디자인 전amp25G 이더넷 Intel FPGA IP에 대한 le: • Intel Stratix® 10 장치의 대상 개발 키트 옵션을 Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit에서 Intel Stratix 10 10 GX Signal Integrity L-Tile(생산)로 업데이트했습니다. 개발 키트. |
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2.5. 25G 이더넷 인텔 FPGA IP v19.1
표 6. v19.1 2019년 XNUMX월
| 설명 | 영향 |
| 새로운 기능 추가 - RX PMA 적응을 위한 적응 모드: • 새로운 매개변수 추가 - RX PMA CTLE/DFE 모드에 대한 자동 적응 트리거링 활성화. |
이러한 변경 사항은 선택 사항입니다. IP 코어를 업그레이드하지 않으면 이 새로운 기능이 없습니다. |
| Intel Quartus Prime Pro Edition 소프트웨어에서 Intel 리브랜딩에 따라 Enable Altera Debug Master Endpoint(ADME) 매개변수의 이름을 Enable Native PHY Debug Master Endpoint(NPDME)로 변경했습니다. Intel Quartus Prime Standard Edition 소프트웨어는 여전히 Enable Altera Debug Master Endpoint(ADME)를 사용합니다. | — |
2.6. 25G 이더넷 인텔 FPGA IP v18.1
표 7. 버전 18.1 2018년 XNUMX월
| 설명 | 영향 |
| 새로운 기능 추가—선택 PMA: • 새로운 매개변수인 핵심 변형이 추가되었습니다. |
이러한 변경 사항은 선택 사항입니다. IP 코어를 업그레이드하지 않으면 이러한 새로운 기능이 없습니다. |
| • 1588 Precision Time Protocol Interface에 대한 새로운 신호인 lateency_sclk가 추가되었습니다. | |
| 디자인 전amp25G 이더넷 Intel FPGA IP에 대한 le: Intel Stratix 10 장치의 대상 개발 키트 옵션의 이름을 Stratix 10 GX FPGA 개발 키트에서 Stratix 10 L-Tile GX 트랜시버 신호 무결성 개발 키트로 변경했습니다. |
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관련 정보
- 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드
- 25G 이더넷 Intel Stratix 10 FPGA IP 설계 Example 사용자 가이드
- 지식베이스의 25G 이더넷 IP 코어에 대한 오류
2.7. 25G 이더넷 인텔 FPGA IP v18.0
표 8. 버전 18.0 2018년 XNUMX월
| 설명 | 영향 |
| Intel Stratix 10 장치용 최초 릴리스. | — |
2.8. 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 아카이브
IP 버전은 v19.1까지의 Intel Quartus Prime Design Suite 소프트웨어 버전과 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP 코어에 새로운 IP 버전 체계가 적용됩니다.
IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.
| 인텔 Quatus 프라임 버전 | IP 코어 버전 | 사용자 가이드 |
| 20.3 | 19.4.0 | 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 |
| 20.1 | 19.4.0 | 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 |
| 19.4 | 19.4.0 | 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 |
| 19.3 | 19.3.0 | 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 |
| 19.2 | 19.2.0 | 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 |
| 19.1 | 19.1 | 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 |
| 18.1 | 18.1 | 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 |
| 18.0 | 18.0 | 25G 이더넷 Intel Stratix 10 FPGA IP 사용자 가이드 |
2.9. 25G 이더넷 Intel Stratix 10 FPGA IP 설계 Examp사용자 가이드 아카이브
IP 버전은 v19.1까지의 Intel Quartus Prime Design Suite 소프트웨어 버전과 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP 코어에 새로운 IP 버전 체계가 적용됩니다.
IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.
| 인텔 Quatus 프라임 버전 | IP 코어 버전 | 사용자 가이드 |
| 19.1 | 19.1 | 25G 이더넷 Intel Stratix 10 FPGA IP 설계 Example 사용자 가이드 |
| 18.1 | 18.1 | 25G 이더넷 Intel Stratix 10 FPGA IP 설계 Example 사용자 가이드 |
| 18.0 | 18.0 | 25G 이더넷 Intel Stratix 10 FPGA IP 설계 Example 사용자 가이드 |
25G 이더넷 Intel FPGA IP 릴리스 노트(Intel Arria 10 장치)
특정 IP 버전에 대한 릴리스 정보를 사용할 수 없는 경우 IP는 해당 버전에서 변경되지 않습니다. v18.1까지의 IP 업데이트 릴리스에 대한 정보는 Intel Quartus Prime Design Suite 업데이트 릴리스 정보를 참조하십시오.
Intel FPGA IP 버전은 v19.1까지 Intel Quartus Prime Design Suite 소프트웨어 버전과 일치합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2부터 Intel FPGA IP에는 새로운 버전 체계가 있습니다.
Intel FPGA IP 버전(XYZ) 번호는 각 Intel Quartus Prime 소프트웨어 버전에 따라 변경될 수 있습니다. 변경 사항:
- X는 IP의 주요 개정을 나타냅니다. Intel Quartus Prime 소프트웨어를 업데이트하는 경우 IP를 재생성해야 합니다.
- Y는 IP에 새로운 기능이 포함되어 있음을 나타냅니다. 이러한 새로운 기능을 포함하도록 IP를 재생성하십시오.
- Z는 IP에 사소한 변경이 포함되어 있음을 나타냅니다. 이러한 변경 사항을 포함하려면 IP를 재생성하십시오.
관련 정보
- Intel Quartus Prime Design Suite 업데이트 릴리스 정보
- 25G 이더넷 Intel Arria® 10 FPGA IP 사용자 가이드
- 25G 이더넷 Intel Arria® 10 FPGA IP 디자인 Example 사용자 가이드
- 지식베이스의 25G 이더넷 Intel FPGA IP에 대한 오류
3.1. 25G 이더넷 인텔 FPGA IP v19.4.1
표 9. v19.4.1 2020.12.14
| 인텔 쿼터스 프라임 버전 | 설명 | 영향 |
| 20.4 | VLAN 프레임의 길이 확인 업데이트: • 이전 버전의 25G 이더넷 Intel FPGA IP에서는 다음 조건이 충족될 때 대형 프레임 오류가 발생합니다. 1. VLAN a. VLAN 감지가 활성화되었습니다. b. IP는 최대 TX/RX 프레임 길이에 1~4옥텟을 더한 길이의 프레임을 송수신합니다. 2. SVLAN a. SVLAN 감지가 활성화되었습니다. b. IP는 최대 TX/RX 프레임 길이에 1~8옥텟을 더한 길이의 프레임을 송수신합니다. • 이 버전에서는 이러한 동작을 수정하기 위해 IP가 업데이트되었습니다. |
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| 존재하지 않는 주소를 읽는 동안 Avalon 메모리 매핑 시간 초과를 방지하기 위해 Avalon 메모리 매핑 인터페이스 액세스를 status_* 인터페이스로 업데이트했습니다. • status_* 인터페이스에서 존재하지 않는 주소에 액세스하면 waitrequest를 해제하기 위해 IP가 업데이트됩니다. |
3.2. 25G 이더넷 인텔 FPGA IP v19.4.0
표 10. v19.4.0 2019.12.16
| 인텔 Quatus 프라임 버전 | 설명 | 영향 |
| 19.4 | rx_am_lock 동작 변경: • 이전 버전의 25G 이더넷 Intel FPGA IP에서는 rx_am_lock 신호가 모든 변형에서 rx_block_lock과 동일하게 동작합니다. • 이 버전에서는 IP의 RSFEC 지원 변형의 경우 정렬 잠금이 달성되면 rx_am_lock이 이제 어설션됩니다. RSFEC가 지원되지 않는 변형의 경우 rx_am_lock은 여전히 rx_block_lock과 동일하게 동작합니다. |
인터페이스 신호인 rx_am_lock은 RSFEC 지원 변형의 경우 이전 버전과 다르게 동작합니다. |
| RX MAC 패킷 시작 업데이트: • 이전 버전에서는 RX MAC은 패킷의 시작을 결정하기 위해 START 문자만 확인했습니다. • 이 버전에서는 RX MAC이 기본적으로 START 문자 외에도 수신 패킷에서 SFD(프레임 시작 구분 기호)를 확인합니다. • 프리앰블 패스스루 모드가 활성화된 경우 MAC은 사용자 정의 프리앰블을 허용하기 위해 START 문자만 확인합니다. |
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| 프리앰블 검사를 활성화하기 위해 새로운 레지스터를 추가했습니다. • RX MAC 레지스터에서 오프셋 0x50A [4]의 레지스터를 1로 쓰면 프리앰블 검사를 활성화할 수 있습니다. 이 레지스터는 프리앰블 패스스루가 활성화되면 "상관없음"입니다. |
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3.3. 25G 이더넷 인텔 FPGA IP v19.1
표 11. v19.1 2019년 XNUMX월
| 설명 | 영향 |
| Intel Quartus Prime Pro Edition 소프트웨어에서 Intel 리브랜딩에 따라 Enable Altera Debug Master Endpoint(ADME) 매개변수의 이름을 Enable Native PHY Debug Master Endpoint(NPDME)로 변경했습니다. Intel Quartus Prime Standard Edition 소프트웨어는 여전히 Enable Altera Debug Master Endpoint(ADME)를 사용합니다. | — |
3.4. 25G 이더넷 IP 코어 v17.0
표 12. 버전 17.0 2017년 XNUMX월
| 설명 | 영향 |
| 통계 레지스터를 읽기 위한 그림자 기능이 추가되었습니다. • TX 통계 레지스터에서 오프셋 0x845의 CLEAR_TX_STATS 레지스터를 새로운 CNTR_TX_CONFIG 레지스터로 교체했습니다. 새로운 레지스터는 모든 TX 통계 레지스터를 지우는 비트에 섀도우 요청과 패리티 오류 지우기 비트를 추가합니다. 오프셋 0x846에 섀도우 요청에 대한 패리티 오류 비트와 상태 비트를 포함하는 새로운 CNTR_RX_STATUS 레지스터를 추가했습니다. • RX 통계 레지스터에서 오프셋 0x945의 CLEAR_RX_STATS 레지스터를 새 CNTR_RX_CONFIG 레지스터로 교체했습니다. 새 레지스터는 비트에 섀도 요청 및 패리티 오류 지우기 비트를 추가합니다. 모든 TX 통계 레지스터를 지웁니다. 오프셋 0x946에 새로운 CNTR_TX_STATUS 레지스터를 추가했습니다. 여기에는 다음이 포함됩니다. 섀도우 요청에 대한 패리티 오류 비트와 상태 비트. |
새로운 기능은 통계 카운터 읽기에서 향상된 안정성을 지원합니다. 통계 카운터를 읽으려면 먼저 해당 레지스터 세트(RX 또는 TX)에 대한 섀도우 요청 비트를 설정한 다음 레지스터의 스냅샷에서 읽습니다. 섀도우 기능이 적용되는 동안 읽기 값은 증가하지 않지만 기본 카운터는 계속 증가합니다. 요청을 재설정하면 카운터는 누적된 값을 다시 시작합니다. 또한 새로운 레지스터 필드에는 패리티 오류 상태 및 지우기 비트가 포함됩니다. |
| IEEE 108by의 현재 확정된 조항 802.3을 준수하도록 수정된 RS-FEC 정렬 마커 형식 사양. 이전에 RS-FEC 기능은 IEEE 이전에 25G/50G 컨소시엄 일정 3을 준수했습니다. 사양 완성. |
RX RS-FEC는 이제 이전 및 새 정렬 마커를 모두 감지하고 잠그지만, TX RS-FEC는 새로운 IEEE 정렬 마커 형식만 생성합니다. |
관련 정보
- 25G 이더넷 IP 코어 사용자 가이드
- 지식베이스의 25G 이더넷 IP 코어에 대한 오류
3.5. 25G 이더넷 IP 코어 v16.1
표 13. 버전 16.1 2016년 XNUMX월
| 설명 | 영향 |
| Intel FPGA IP 라이브러리의 최초 릴리스입니다. | — |
관련 정보
- 25G 이더넷 IP 코어 사용자 가이드
- 지식베이스의 25G 이더넷 IP 코어에 대한 오류
3.6. 25G 이더넷 Intel Arria® 10 FPGA IP 사용자 가이드 아카이브
IP 버전은 v19.1까지의 Intel Quartus Prime Design Suite 소프트웨어 버전과 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP 코어에 새로운 IP 버전 체계가 적용됩니다.
IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.
| 인텔 Quatus 프라임 버전 | IP 버전 | 사용자 가이드 |
| 20.3 | 19.4.0 | 25G 이더넷 Intel Arria® 10 FPGA IP 사용자 가이드 |
| 19.4 | 19.4.0 | 25G 이더넷 Intel Arria 10 FPGA IP 사용자 가이드 |
| 17.0 | 17.0 | 25G 이더넷 Intel Arria 10 FPGA IP 사용자 가이드 |
3.7. 25G 이더넷 Intel Arria 10 FPGA IP 디자인 Example 사용자 가이드 아카이브
IP 버전은 v19.1까지의 Intel Quartus Prime Design Suite 소프트웨어 버전과 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP 코어에 새로운 IP 버전 체계가 적용됩니다.
IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.
| 인텔 Quatus 프라임 버전 | IP 코어 버전 | 사용자 가이드 |
| 16.1 | 16.1 | 25G 이더넷 설계 Example 사용자 가이드 |
25G 이더넷 Intel® FPGA IP 릴리스 노트
온라인 버전
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아이디: 683067
버전: 2022.09.26
문서 / 리소스
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