Arty Z7 참조 설명서
Arty Z7은 Xilinx의 Zynq-7000™ All Programmable System-on-Chip(AP SoC)을 중심으로 설계된 즉시 사용 가능한 개발 플랫폼입니다. Zynq-7000 아키텍처는 듀얼 코어 650MHz() ARM Cortex-A9 프로세서와 Xilinx 7 시리즈 FPGA(Field Programmable Gate Array) 로직을 긴밀하게 통합합니다. 이 페어링을 통해 강력한 프로세서를 대상 응용 프로그램에 맞게 조정된 고유한 소프트웨어 정의 주변 장치 및 컨트롤러 세트로 둘러쌀 수 있습니다.
Vivado, Petalinux 및 SDSoC 도구 세트는 각각 사용자 정의 주변 장치 세트를 정의하고 해당 기능을 프로세서에서 실행되는 Linux OS() 또는 베어메탈 프로그램으로 가져오는 것 사이에 접근 가능한 경로를 제공합니다. 보다 전통적인 디지털 로직 설계 경험을 원하는 사람들을 위해 ARM 프로세서를 무시하고 다른 Xilinx FPGA와 마찬가지로 Zynq의 FPGA를 프로그래밍할 수도 있습니다. Digilent는 Arty Z7을 위한 다양한 자료와 리소스를 제공하여 선택한 도구를 빠르게 사용할 수 있도록 합니다.
Arty Z7 레퍼런스 매뉴얼 [Reference.Digilentinc]
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특징
ZYNQ 프로세서
- 650MHz 듀얼 코어 Cortex-A9 프로세서
- 3개의 DMA 채널과 8개의 고성능 AXI4 슬레이브 포트가 있는 DDR3 메모리 컨트롤러
- 고대역폭 주변기기 컨트롤러: 1G 이더넷, USB 2.0, SDIO
- 저대역폭 주변기기 컨트롤러: SPI, UART, CAN, I2C
- J에서 프로그래밍 가능TAG, Quad-SPI 플래시 및 microSD 카드
- Artix-7 FPGA와 동등한 프로그래머블 로직
메모리
- 512MB DDR3, 16비트 버스 @ 1050Mbps
- 공장에서 프로그래밍 된 16 비트 글로벌 고유 EUI-48 / 48 ™ 호환 식별자가있는 64MB 쿼드 -SPI 플래시
- microSD 슬롯
힘
- USB 또는 7V-15V 외부 전원에서 전원 공급
USB 및 이더넷
- 기가비트 이더넷 PHY
- USB-JTAG 프로그래밍 회로
- USB-UART 브리지
- USB OTG PHY(호스트만 지원)
오디오 및 비디오
- HDMI 싱크 포트(입력)
- HDMI 소스 포트(출력)
- 3.5mm 잭이 있는 PWM 구동 모노 오디오 출력
스위치, 푸시 버튼 및 LED
- 4개의 푸시 버튼
- 2개의 슬라이드 스위치
- 4개의 LED
- 2 개의 RGB LED
확장 커넥터
- XNUMX개의 Pmod 포트
- 16 총 FPGA I/O
- Arduino/chipKIT 실드 커넥터
- 최대 49개의 총 FPGA I/O(아래 표 참조)
- XADC에 대한 단일 종단형 6-0V 아날로그 입력 3.3개
- XADC에 대한 4개의 차동 0-1.0V 아날로그 입력
구매asing 옵션
Arty Z7은 Zynq-7010 또는 Zynq-7020이 로드된 상태로 구입할 수 있습니다. 이 두 가지 Arty Z7 제품 변형을 각각 Arty Z7-10 및 Arty Z7-20이라고 합니다. Digilent 문서에서 이러한 두 변형에 공통적인 기능을 설명할 때 이를 통칭하여 "Arty Z7"이라고 합니다. 특정 변형에만 공통적인 것을 설명할 때 변형은 이름으로 명시적으로 호출됩니다.
Arty Z7-10과 Arty Z7-20의 유일한 차이점은 Zynq 부품의 기능과 실드 커넥터에서 사용할 수 있는 I/O의 양입니다. Zynq 프로세서는 모두 동일한 기능을 가지고 있지만 -20은 -3보다 내부 FPGA가 약 10배 더 큽니다. 두 변형 간의 차이점은 다음과 같이 요약됩니다.
| 제품 변형 | 아티 Z7-10 | 아티 Z7-20 |
| Zynq 부품 | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS 온칩 ADC() | 예 | 예 |
| 조회 테이블 (LUT) | 17,600 | 53,200 |
| 플립플랍 | 35,200 | 106,400 |
| 차단하다 램 () | 270킬로바이트 | 630킬로바이트 |
| 시계 관리 타일 | 2 | 4 |
| 사용 가능한 방패 입출력 | 26 | 49 |
Arty Z7-10에서 디지털 쉴드 (IO26-IO41) 및 IOA (IO42라고도 함)의 내부 행은 FPGA에 연결되어 있지 않으며 A0-A5는 아날로그 입력으로 만 사용할 수 있습니다. 대부분이 디지털 신호의 내부 행을 사용하지 않기 때문에 대부분의 기존 Arduino 실드의 기능에 영향을 미치지 않습니다.
이 보드는 단독으로 구매하거나 Xilinx SDSoC 툴셋을 사용할 수 있는 쿠폰과 함께 구매할 수 있습니다. SDSoC 쿠폰은 1년 라이선스를 제공하며 Arty Z7에서만 사용할 수 있습니다. 라이선스 만료 후에는 1년 동안 출시된 모든 SDSoC 버전을 무기한으로 계속 사용할 수 있습니다. 구매에 대한 자세한 내용은asing, Arty Z7 제품 페이지를 참조하세요. (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
구매 시 필요에 따라 microSD 카드, 12V 3A 전원 공급 장치 및 micro USB 케이블을 추가할 수도 있습니다.
Zynq-7010의 FPGA가 더 작기 때문에 임베디드 비전 애플리케이션을 위한 SDSoC에 사용하기에는 적합하지 않습니다. 이러한 유형의 응용 프로그램에 관심이 있는 사람들은 Arty Z7-20을 구입하는 것이 좋습니다.
PYNQ-Z1과의 차이점
Arty Z7-20은 PYNQ-Z1과 정확히 동일한 SoC를 공유합니다. 기능면에서 Arty Z7-20에는 마이크 입력이 없지만 전원 켜기 재설정 버튼이 추가되었습니다. PYNQ-Z1용으로 작성된 소프트웨어는 FPGA 핀이 연결되지 않은 상태로 남아 있는 마이크 입력을 제외하고 변경 없이 실행되어야 합니다.
소프트웨어 지원
Arty Z7은 Xilinx의 고성능 Vivado Design Suite와 완벽하게 호환됩니다. 이 도구 세트는 FPGA 로직 설계와 임베디드 ARM 소프트웨어 개발을 사용하기 쉽고 직관적인 설계 흐름에 결합합니다. 여러 서버 응용 프로그램을 동시에 실행하는 완전한 운영 체제에서 일부 LED를 제어하는 간단한 베어메탈 프로그램에 이르기까지 모든 복잡한 시스템을 설계하는 데 사용할 수 있습니다.
설계에 프로세서를 사용하는 데 관심이 없는 사람들을 위해 Zynq AP SoC를 독립형 FPGA로 취급하는 것도 가능합니다. 비바도 릴리스 2015.4부터 비바도의 로직 애널라이저 및 하이 레벨 합성 기능은 모든 사용자가 무료로 사용할 수 있습니다. WebArty Z7을 포함하는 PACK 대상. 로직 분석기는 로직 디버깅을 지원하고 HLS 도구를 사용하면 C 코드를 HDL로 직접 컴파일할 수 있습니다.
Zynq 플랫폼은 임베디드 Linux 타겟에 적합하며 Arty Z7도 예외는 아닙니다. 시작하는 데 도움이 되도록 Digilent는 Linux 시스템을 빠르게 시작하고 실행할 수 있는 Petalinux 프로젝트를 제공합니다. 자세한 내용은 Arty Z7 리소스 센터(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7은 Xilinx의 SDSoC 환경에서도 사용할 수 있습니다. 이를 통해 완전한 C/C++ 환경에서 FPGA 가속 프로그램 및 비디오 파이프라인을 쉽게 설계할 수 있습니다. SDSoC에 대한 자세한 내용은 자일링스 SDSoC 사이트
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). 디질런트가 릴리스됩니다asinSDSoC 2017.1 출시에 맞춰 Linux를 지원하는 ga 비디오 지원 플랫폼입니다. Arty Z7-10은 FPGA 크기가 작기 때문에 매우 기본적인 비디오 처리 데모만 포함되어 있습니다. Digilent는 비디오 처리에 관심 있는 사용자에게 Arty Z7-20을 권장합니다.
Vivado가 출시되기 전의 Xilinx ISE/EDK 도구 세트에 익숙한 사용자는 해당 도구 세트에서 Arty Z7을 사용하도록 선택할 수도 있습니다. Digilent에는 이를 지원하는 자료가 많지 않지만 언제든지 도움을 요청할 수 있습니다. Digilent 포럼 (https://forum.digilentinc.com).
전원 공급 장치
Arty Z7은 Digilent USB-J에서 전원을 공급받을 수 있습니다.TAG-UART 포트(J14) 또는 배터리 또는 외부 전원 공급 장치와 같은 다른 유형의 전원에서. 점퍼 JP5(전원 스위치 근처)는 사용되는 전원을 결정합니다.
USB 2.0 포트는 사양에 따라 최대 0.5A의 전류를 공급할 수 있습니다. 이는 복잡성이 낮은 설계에 충분한 전력을 제공해야 합니다. 여러 주변 보드 또는 기타 USB 장치를 구동하는 애플리케이션을 포함하여 더 까다로운 애플리케이션은 USB 포트가 제공할 수 있는 것보다 더 많은 전력이 필요할 수 있습니다. 이 경우 USB 호스트에 의해 제한될 때까지 전력 소비가 증가합니다. 이 제한은 호스트 컴퓨터 제조업체에 따라 크게 다르며 여러 요인에 따라 다릅니다. 전류 한도에 있을 때 voltage 레일이 공칭 값 아래로 떨어지면 Zynq가 Power-on Reset 신호에 의해 재설정되고 전력 소비가 유휴 값으로 돌아갑니다. 또한 일부 응용 프로그램은 PC의 USB 포트에 연결하지 않고 실행해야 할 수도 있습니다. 이러한 경우 외부 전원 공급 장치 또는 배터리를 사용할 수 있습니다.
외부 전원 공급 장치(예: 벽 사마귀)는 전원 잭(J18)에 연결하고 점퍼 JP5를 "REG"로 설정하여 사용할 수 있습니다. 공급 장치는 동축, 중앙 양극 2.1mm 내부 직경 플러그를 사용해야 하며 7VDC ~ 15VDC를 제공해야 합니다. 적합한 소모품은 Digilent에서 구입할 수 있습니다. web사이트 또는 DigiKey와 같은 카탈로그 공급업체를 통해 전원 공급 장치tages 15VDC 이상의 경우 영구적인 손상을 일으킬 수 있습니다. Arty Z7 액세서리 키트에는 적절한 외부 전원 공급 장치가 포함되어 있습니다.
외부 전원 공급 장치를 사용하는 것과 유사하게 배터리를 차폐 커넥터에 연결하고 점퍼 JP7를 "REG"로 설정하여 Arty Z5에 전원을 공급하는 데 사용할 수 있습니다. 배터리의 양극 단자는 J7의 "VIN"이라고 표시된 핀에 연결해야 하고 음극 단자는 J7의 GND()라고 표시된 핀에 연결해야 합니다.
온보드 Texas Instruments TPS65400 PMU는 주 전원 입력에서 필요한 3.3V, 1.8V, 1.5V 및 1.0V 공급을 생성합니다. 표 1.1은 추가 정보를 제공합니다(일반적인 전류는 Zynq 구성에 크게 의존하며 제공된 값은 중간 크기/속도 설계의 일반적인 값입니다).
Arty Z7에는 전원 스위치가 없기 때문에 전원을 연결하고 JP5로 선택하면 항상 전원이 켜집니다. 전원 공급 장치를 분리했다가 다시 연결하지 않고 Zynq를 재설정하려면 빨간색 SRST 버튼을 사용할 수 있습니다. 전원 표시등 LED()(LD13)는 모든 공급 레일이 정격 용량에 도달하면 켜집니다.tage.
| 공급 | 회로 | Current (max/typical) |
| 3.3V | FPGA I / O, USB 포트, 클록, 이더넷, SD 슬롯, 플래시, HDMI | 1.6A / 0.1A ~ 1.5A |
| 1.0V | FPGA, 이더넷 코어 | 2.6A / 0.2A ~ 2.1A |
| 1.5V | DDR3 | 1.8A / 0.1A ~ 1.2A |
| 1.8V | FPGA 보조, 이더넷 I/O, USB 컨트롤러 | 1.8A / 0.1A ~ 0.6A |
표 1.1. Arty Z7 전원 공급 장치.
Zynq APSoC 아키텍처
Zynq APSoC는 처리 시스템(PS)과 프로그래머블 로직(PL)의 두 가지 하위 시스템으로 나뉩니다. 그림 2.1은 오버를 보여줍니다.view PS는 밝은 녹색으로, PL은 노란색으로 표시된 Zynq APSoC 아키텍처입니다. PCIe Gen2 컨트롤러 및 멀티 기가비트 트랜시버는 Zynq-7020 또는 Zynq-7010 장치에서 사용할 수 없습니다. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
그림 2.1 Zynq APSoC 아키텍처
PL은 PS에 밀접하게 연결되는 전용 포트와 버스가 여러 개 포함되어 있다는 점을 제외하고 Xilinx 7 시리즈 Artix FPGA와 거의 동일합니다. PL은 또한 일반적인 7 시리즈 FPGA와 동일한 구성 하드웨어를 포함하지 않으며 프로세서 또는 J를 통해 직접 구성해야 합니다.TAG 포트.
PS는 2개의 Cortex-A9 프로세서를 포함하는 APU(Application Processing Unit), AMBA(Advanced Microcontroller Bus Architecture) 상호 연결, DDR3 메모리 컨트롤러, 54개 전용으로 다중화되는 입력 및 출력이 있는 다양한 주변 장치 컨트롤러를 포함한 많은 구성 요소로 구성됩니다. 핀(다중 I/O 또는 MIO 핀이라고 함). MIO 핀에 연결된 입력 및 출력이 없는 주변 장치 컨트롤러는 대신 EMIO(Extended-MIO) 인터페이스를 통해 PL을 통해 I/O를 라우팅할 수 있습니다. 주변 컨트롤러는 AMBA 상호 연결을 통해 프로세서에 슬레이브로 연결되며 프로세서의 메모리 공간에서 주소를 지정할 수 있는 읽기/쓰기 가능한 제어 레지스터를 포함합니다. 프로그래머블 로직은 슬레이브로 인터커넥트에 연결되며, 디자인은 각각 주소 지정 가능한 제어 레지스터를 포함하는 FPGA 패브릭의 여러 코어를 구현할 수 있습니다. 또한 PL에 구현된 코어는 프로세서에 대한 인터럽트(그림 3에 표시되지 않은 연결)를 트리거하고 DDR3 메모리에 대한 DMA 액세스를 수행할 수 있습니다.
이 문서의 범위를 벗어나는 Zynq APSoC 아키텍처의 많은 측면이 있습니다. 완전하고 자세한 설명은 다음을 참조하십시오. Zynq 기술 참조 매뉴얼 ug585-징크-7000TRM [PDF]
표 2.1은 Arty Z7의 MIO 핀에 연결된 외부 부품을 나타냅니다. Zynq 사전 설정 File 에서 발견 Arty Z7 리소스 센터(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) EDK 및 Vivado Design으로 가져와서 PS가 이러한 주변기기와 함께 작동하도록 적절하게 구성할 수 있습니다.
| MIO 500 3.3V | 주변기기 |
| 핀 | 이넷 0 | SPI 플래시 | USB 0 | 방패 | 0. |
| 0(해당 사항 없음) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK() | ||||
| 7(해당 사항 없음) | |||||
| 8 | SLCK 페이스북 | ||||
| 9 | 이더넷 재설정 | ||||
| 10 | 이더넷 인터럽트 | ||||
| 11 | USB 과전류 | ||||
| 12 | 실드 재설정 | ||||
| 13(해당 사항 없음) | |||||
| 14 | UART 입력 | ||||
| 15 | UART 출력 |
| 미오 501 1.8V | 주변기기 | ||
| 핀 | 이넷 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | 데이터 4 | ||
| 29 | 디렉터 | ||
| 30 | 영어: | ||
| 31 | 엔엑스티 | ||
| 32 | 데이터 0 | ||
| 33 | 데이터 1 | ||
| 34 | 데이터 2 | ||
| 35 | 데이터 3 | ||
| 36 | 클락 | ||
| 37 | 데이터 5 | ||
| 38 | 데이터 6 | ||
| 39 | 데이터 7 | ||
| 40 | CCLK | ||
| 41 | 커맨드 | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | 재설정 | ||
| 47 | CD | ||
| 48(해당 사항 없음) | |||
| 49(해당 사항 없음) | |||
| 50(해당 사항 없음) | |||
| 51(해당 사항 없음) | |||
| 52 | 엠디씨 | ||
| 53 | 엠디오 |
징크 구성
Xilinx FPGA 장치와 달리 Zynq-7020과 같은 APSoC 장치는 프로세서를 중심으로 설계되어 처리 시스템의 프로그래머블 로직 패브릭 및 기타 모든 온칩 주변 장치에 대한 마스터 역할을 합니다. 이로 인해 Zynq 부팅 프로세스가 FPGA보다 마이크로컨트롤러의 부팅 프로세스와 더 유사해집니다. 이 프로세스에는 프로세서가 첫 번째 S를 포함하는 Zynq 부팅 이미지를 로드하고 실행하는 과정이 포함됩니다.tage 부트로더(FSBL), 프로그래머블 로직을 구성하기 위한 비트스트림(옵션) 및 사용자 애플리케이션. 부팅 프로세스는 XNUMX초로 나뉩니다.tag에스:
Stag이 0
Arty Z7의 전원이 켜지거나 Zynq가 재설정되면(소프트웨어에서 또는 SRST를 눌러) 프로세서 중 하나(CPU0)가 BootROM이라는 내부 읽기 전용 코드를 실행하기 시작합니다. Zynq의 전원이 방금 켜진 경우에만 BootROM은 먼저 모드 핀의 상태를 모드 레지스터에 래치합니다(모드 핀은 Arty Z4의 JP7에 연결됨). 리셋 이벤트로 인해 BootROM이 실행 중이면 모드 핀이 래치되지 않고 모드 레지스터의 이전 상태가 사용됩니다. 이것은 Arty Z7이 프로그래밍 모드 점퍼(JP4)의 변경 사항을 등록하기 위해 전원 주기가 필요함을 의미합니다. 다음으로 BootROM은 모드 레지스터에 의해 지정된 비휘발성 메모리 형태의 FSBL을 APU(On-Chip Memory 또는 OCM이라고 함) 내의 256KB 내부 RAM()으로 복사합니다. BootROM이 올바르게 복사하려면 FSBL을 Zynq 부트 이미지로 래핑해야 합니다. BootROM이 마지막으로 하는 일은 OCM의 FSBL에 실행을 넘기는 것입니다.
Stag이 1
이 동안tage, FSBL은 먼저 DDR 메모리 컨트롤러와 같은 PS 구성 요소 구성을 완료합니다. 그런 다음 비트스트림이 Zynq 부트 이미지에 있으면 읽어서 PL을 구성하는 데 사용됩니다. 마지막으로 사용자 애플리케이션이 Zynq 부트 이미지에서 메모리로 로드되고 실행이 이 이미지로 전달됩니다.
Stag이 2
마지막 stage는 FSBL에 의해 로드된 사용자 응용 프로그램의 실행입니다. 이것은 단순한 "Hello World" 디자인에서 Second S에 이르기까지 모든 종류의 프로그램이 될 수 있습니다.tage Linux와 같은 운영 체제를 부팅하는 데 사용되는 부트 로더. 부팅 과정에 대한 자세한 설명은 6장을 참조하십시오. Zynq 기술 참조 설명서(지원하다 [PDF]).
Zynq 부트 이미지는 Vivado 및 Xilinx 소프트웨어 개발 키트(Xilinx SDK)로 생성됩니다. 이 이미지 생성에 대한 정보는 이러한 도구에 대해 사용 가능한 Xilinx 설명서를 참조하십시오.
Arty Z7은 microSD, Quad SPI Flash 및 J의 세 가지 부팅 모드를 지원합니다.TAG. 부팅 모드는 전원이 켜진 후 Zynq 구성 핀의 상태에 영향을 미치는 모드 점퍼(JP4)를 사용하여 선택됩니다. 그림 3.1은 Arty Z7에 Zynq 구성 핀이 연결되는 방식을 보여줍니다.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
그림 3.1. Arty Z7 구성 핀.
다음 섹션에서는 세 가지 부팅 모드에 대해 설명합니다.
microSD 부팅 모드
Arty Z7은 커넥터 J9에 삽입 된 microSD 카드에서 부팅을 지원합니다. 다음 절차를 통해 Xilinx 도구로 만든 표준 Zynq 부팅 이미지를 사용하여 microSD에서 Zynq를 부팅 할 수 있습니다.
- FAT32로 microSD 카드를 포맷하십시오. file 체계.
- Xilinx SDK로 생성한 Zynq Boot Image를 microSD 카드에 복사합니다.
- microSD 카드의 Zynq 부팅 이미지 이름을 BOOT.bin으로 바꿉니다.
- 컴퓨터에서 microSD 카드를 꺼내 Arty Z9의 커넥터 J7에 삽입합니다.
- Arty Z7에 전원을 연결하고 JP5를 사용하여 선택합니다.
- JP4에 단일 점퍼를 놓고 두 개의 상단 핀("SD"로 표시)을 단락시킵니다.
- 보드를 켭니다. 이제 보드가 microSD 카드의 이미지를 부팅합니다.
쿼드 SPI 부팅 모드
Arty Z7에는 Zynq가 부팅할 수 있는 온보드 16MB Quad-SPI 플래시가 있습니다. Xilinx에서 제공하는 설명서는 Xilinx SDK를 사용하여 Zynq에 연결된 플래시 장치에 Zynq 부트 이미지를 프로그래밍하는 방법을 설명합니다. 쿼드 SPI 플래시가 Zynq 부팅 이미지와 함께 로드되면 다음 단계에 따라 부팅할 수 있습니다.
- Arty Z7에 전원을 연결하고 JP5를 사용하여 선택합니다.
- JP4에 단일 점퍼를 놓고 두 개의 중앙 핀("QSPI"로 표시)을 단락시킵니다.
- 보드를 켭니다. 이제 보드가 Quad SPI 플래시에 저장된 이미지를 부팅합니다.
JTAG 부팅 모드
J에 배치할 때TAG 부팅 모드에서 프로세서는 Xilinx 도구를 사용하여 호스트 컴퓨터에서 소프트웨어를 로드할 때까지 기다립니다. 소프트웨어가 로드된 후 소프트웨어 실행을 시작하거나 Xilinx SDK를 사용하여 한 줄씩 단계별로 실행할 수 있습니다.
J over PL을 직접 구성하는 것도 가능합니다.TAG, 프로세서와 무관합니다. 이것은 Vivado 하드웨어 서버를 사용하여 수행할 수 있습니다.
Arty Z7은 Cascaded J로 부팅하도록 구성되어 있습니다.TAG 동일한 J를 통해 PS에 액세스할 수 있는 모드TAG 포트를 PL로 사용합니다. Arty Z7을 Independent J로 부팅하는 것도 가능합니다.TAG JP2에서 점퍼를 로드하고 단락하여 모드. 이로 인해 온보드 J에서 PS에 액세스할 수 없습니다.TAG PL만 스캔 체인에서 볼 수 있습니다. J를 통해 PS에 액세스하려면TAG 독립 J에 있는 동안TAG 모드에서 사용자는 PJ에 대한 신호를 라우팅해야 합니다.TAG EMIO를 통해 주변 장치와 통신하고 외부 장치를 사용합니다.
쿼드 SPI 플래시
Arty Z7에는 쿼드 SPI 직렬 NOR 플래시가 있습니다. 이 보드에는 Spansion S25FL128S가 사용됩니다. 다중 I / O SPI 플래시 메모리는 비 휘발성 코드 및 데이터 저장을 제공하는 데 사용됩니다. PS 하위 시스템을 초기화하고 PL 하위 시스템을 구성하는 데 사용할 수 있습니다. 관련 장치 속성은 다음과 같습니다.
- 16MB()
- x1, x2 및 x4 지원
- 버스 속도는 최대 104MHz (), Zynq 구성 속도 @ 100MHz ()를 지원합니다. 쿼드 SPI 모드에서는 400Mbs로 변환됩니다.
- 3.3V에서 전원 공급
SPI 플래시는 Zynq-7000 APSoC에 연결되고 쿼드 SPI 인터페이스를 지원합니다. 이를 위해서는 MIO Bank 0/500의 특정 핀, 특히 Zynq 데이터시트에 설명된 대로 MIO[1:6,8]에 연결해야 합니다. Quad-SPI 피드백 모드가 사용되므로 qspi_sclk_fb_out/MIO[8]은 자유롭게 토글하도록 남겨두고 20V에 대한 3.3K 풀업 저항에만 연결됩니다. 이것은 FQSPICLK2보다 큰 쿼드 SPI 클록 주파수를 허용합니다(Zynq 기술 참조 설명서 참조
( ug585-징크-7000-TRM [PDF]) 이에 대한 자세한 내용은).
DDR 메모리
Arty Z7에는 IS43TR16256A-125KBL DDR3 메모리 구성 요소가 포함되어 있어 단일 랭크, 16비트 폭 인터페이스 및 총 512MiB 용량을 생성합니다. DDR3는 Zynq 설명서에 설명된 대로 프로세서 하위 시스템(PS)의 하드 메모리 컨트롤러에 연결됩니다.
PS는 AXI 메모리 포트 인터페이스, DDR 컨트롤러, 관련 PHY 및 전용 I/O 뱅크를 통합합니다. 최대 3MHz()/533Mbps의 DDR1066 메모리 인터페이스 속도가 지원됩니다¹.
Arty Z7은 단일 종단 신호에 대해 40옴(+/-10%) 트레이스 임피던스로 라우팅되었고 차동 클록 및 스트로브는 80옴(+/-10%)으로 설정되었습니다. DCI(Digitally Controlled Impedance)라는 기능은 PS 핀의 구동 강도와 종단 임피던스를 트레이스 임피던스와 일치시키는 데 사용됩니다. 메모리 측면에서 각 칩은 ZQ 핀의 240옴 저항을 사용하여 온-다이 종단 및 구동 강도를 보정합니다.
레이아웃 이유로 인해 두 데이터 바이트 그룹(DQ[0-7], DQ[8-15])이 교체되었습니다. 같은 효과로 바이트 그룹 내부의 데이터 비트도 교환되었습니다. 이러한 변경 사항은 사용자에게 투명합니다. 전체 설계 프로세스 동안 Xilinx PCB 지침을 따랐습니다.
메모리 칩과 PS DDR 뱅크 모두 1.5V 전원에서 전원을 공급받습니다. 0.75V의 중간 지점 기준은 간단한 저항 분배기로 생성되며 Zynq에서 외부 기준으로 사용할 수 있습니다.
올바른 작동을 위해서는 PS 메모리 컨트롤러가 올바르게 구성되어 있어야 합니다. 설정 범위는 실제 메모리 플레이버부터 보드 트레이스 지연까지입니다. 편의를 위해 Zynq 사전 설정 file Arty Z7의 경우 리소스 센터
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) 올바른 매개변수로 Zynq Processing System IP 코어를 자동으로 구성합니다.
최상의 DDR3 성능을 위해 Xilinx 도구의 PS 구성 도구에서 쓰기 레벨링, 읽기 게이트 및 읽기 데이터 아이 옵션에 대한 DRAM 교육이 활성화됩니다. 교육은 보드 지연, 프로세스 변동 및 열 드리프트를 설명하기 위해 컨트롤러에서 동적으로 수행됩니다. 훈련 과정을 위한 최적의 시작 값은 특정 메모리 신호에 대한 보드 지연(전파 지연)입니다.
보드 지연은 각 바이트 그룹에 대해 지정됩니다. 이러한 매개변수는 보드에 따라 다르며 PCB 트레이스 길이 보고서에서 계산되었습니다. DQS to CLK 지연 및 보드 지연 값은 Arty Z7 메모리 인터페이스 PCB 설계에 맞게 특별히 계산됩니다.
메모리 컨트롤러 작동에 대한 자세한 내용은 Xilinx를 참조하십시오. Zynq 기술 참조 설명서( ug585-징크-7000-TRM [PDF]).
¹PLL 제한으로 인해 Arty Z525에서 실제 최대 클록 주파수는 7MHz ()입니다.
USB UART 브리지(직렬 포트)
Arty Z7에는 FTDI FT2232HQ USB-UART 브리지(커넥터 J14에 연결)가 포함되어 있어 PC 애플리케이션을 사용하여
표준 COM 포트 명령(또는 Linux의 TTY 인터페이스)을 사용하여 보드와 통신합니다. 드라이버는 Windows 및 최신 버전의 Linux에 자동으로 설치됩니다. 직렬 포트 데이터는 XNUMX선 직렬 포트(TXD/RXD)를 사용하여 Zynq와 교환됩니다. 드라이버가 설치된 후 PC에서 COM 포트로 전달되는 I/O 명령을 사용하여 Zynq 핀에서 직렬 데이터 트래픽을 생성할 수 있습니다. 포트는 PS(MIO) 핀에 연결되며 UART 컨트롤러와 함께 사용할 수 있습니다.
Zynq 사전 설정 file (에서 사용 가능 Arty Z7 리소스 센터(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
올바른 MIO 핀을 UART 0 컨트롤러에 매핑하고 115200 보오율, 1 정지 비트, 패리티 없음, 8 비트 문자 길이와 같은 기본 프로토콜 매개 변수를 사용합니다.
11개의 온보드 상태 LED는 포트를 통해 흐르는 트래픽에 대한 시각적 피드백을 제공합니다. 송신 LED()(LD10) 및 수신 LED()(LDXNUMX). 방향을 암시하는 신호 이름은 지점에서view DTE(데이터 터미널 장비), 이 경우 PC.
FT2232HQ는 Digilent USB-J용 컨트롤러로도 사용됩니다.TAG 그러나 USB-UART 및 USB-JTAG 함수는 서로 완전히 독립적으로 작동합니다. 설계 내에서 FT2232의 UART 기능을 사용하는 데 관심이 있는 프로그래머는 J에 대해 걱정할 필요가 없습니다.TAG UART 데이터 전송을 방해하는 회로, 그리고 그 반대의 경우도 마찬가지입니다. 이 두 가지 기능을 단일 장치로 결합하면 Arty Z7을 프로그래밍하고 UART를 통해 통신하며 단일 Micro USB 케이블로 연결된 컴퓨터에서 전원을 공급받을 수 있습니다.
FT2232HQ에 있는 UART 컨트롤러의 DTR 신호는 JP12을 통해 Zynq 장치의 MIO1에 연결됩니다. Arduino IDE가 Arty Z7과 함께 작동하도록 이식되면 이 점퍼가 단락될 수 있고 MIO12를 사용하여 Arty Z7을 "새 스케치를 수신할 준비가 된" 상태로 배치할 수 있습니다. 이것은 일반적인 Arduino IDE 부트 로더의 동작을 모방합니다.
마이크로 슬롯
Arty Z7은 비휘발성 외부 메모리 저장과 Zynq 부팅을 위한 MicroSD 슬롯(J9)을 제공합니다. 슬롯은 카드 감지를 포함하여 Bank 1/501 MIO[40-47]에 연결됩니다. PS 측에서 주변 장치 SDIO 0은 이 핀에 매핑되고 SD 카드와의 통신을 제어합니다. 핀 배치는 표 7.1에서 볼 수 있습니다. 주변기기 컨트롤러는 1비트 및 4비트 SD 전송 모드를 지원하지만 SPI 모드는 지원하지 않습니다. 를 기반으로 Zynq 기술 참조 설명서( 지원하다 [PDF] ), SDIO 호스트 모드는 지원되는 유일한 모드입니다.
| 신호 이름 | 설명 | Zynq 핀 | SD 슬롯 핀 |
| SD_D0 | 데이터 [0] | 미오42 | 7 |
| SD_D1 | 데이터 [1] | 미오43 | 8 |
| SD_D2 | 데이터 [2] | 미오44 | 1 |
| SD_D3 | 데이터 [3] | 미오45 | 2 |
| SD_CCLK | 시계 | 미오40 | 5 |
| SD_CMD | 명령 | 미오41 | 3 |
| SD_CD | 카드 감지 | 미오47 | 9 |
표 7.1. microSD 핀아웃
SD 슬롯은 3.3V에서 전원이 공급되지만 MIO Bank 1/501(1.8V)을 통해 연결됩니다. 따라서 TI TXS02612 레벨 시프터가 이 변환을 수행합니다. TXS02612는 실제로 2포트 SDIO 포트 확장기이지만 레벨 시프터 기능만 사용됩니다. 연결 다이어그램은 그림 7.1에서 볼 수 있습니다. 올바른 핀 매핑 및 인터페이스 구성은 Arty 7 Zynq 사전 설정에 의해 처리됩니다. file, 에서 사용 가능 Arty Z7 리소스 센터(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
그림 7.1. microSD 슬롯 신호
저속 및 고속 카드가 모두 지원되며 최대 클럭 주파수는 50MHz()입니다. 클래스 4 이상의 카드는
추천합니다.
SD 카드에서 부팅하는 방법에 대한 정보는 섹션 3.1을 참조하십시오. 자세한 내용은 Zynq 기술 참조 설명서( ug585-징크-7000-TRM [PDF]).
USB 호스트
Arty Z7은 Zynq 장치에서 사용 가능한 두 가지 PS USB OTG 인터페이스 중 하나를 구현합니다. 3320비트 ALPI 인터페이스가 있는 Microchip USB2.0 USB 8 트랜시버 칩이 PHY로 사용됩니다. PHY는 최대 480Mbs의 속도를 지원하는 완전한 HS-USB 물리적 프런트 엔드를 특징으로 합니다. PHY는 1V에서 전원이 공급되는 MIO Bank 501/1.8에 연결됩니다. USB0 주변 장치는 MIO[28-39]를 통해 연결된 PS에서 사용됩니다. USB OTG 인터페이스는 임베디드 호스트로 작동하도록 구성됩니다. USB OTG 및 USB 장치 모드는 지원되지 않습니다.
Arty Z7은 기술적으로 "임베디드 호스트"입니다. 범용 호스트 자격을 갖추는 데 필요한 VBUS에서 필요한 150µF의 커패시턴스를 제공하지 않기 때문입니다. C7에 41μF 커패시터를 로드하여 범용 USB 호스트 요구 사항을 준수하도록 Arty Z150을 수정할 수 있습니다. PCB에 작은 부품을 납땜한 경험이 있는 사람만 이 재작업을 시도해야 합니다. 많은 USB 주변 장치는 C41을 로드하지 않고도 잘 작동합니다. Arty Z7이 임베디드 호스트로 구성되든 범용 호스트로 구성되든 상관없이 500V VBUS 라인에서 5mA를 제공할 수 있습니다. C41을 로드하면 USB 장치가 호스트 포트에 연결되어 있는지 여부에 관계없이 USB 포트에서 전원이 공급되는 동안 임베디드 Linux를 부팅할 때 Arty Z7이 재설정될 수 있습니다. 이는 USB 호스트 컨트롤러가 활성화되고 VBUS 전원 스위치(IC41)가 켜질 때 C9이 유발하는 돌입 전류로 인해 발생합니다.
디자인이 USB 호스트 포트(임베디드 또는 범용)를 사용하는 경우 Arty Z7은 더 많은 전력을 제공할 수 있는 배터리 또는 벽면 어댑터(Arty Z7 액세서리 키트에 포함된 것과 같은)를 통해 전원을 공급받아야 합니다.
이더넷 PHY
Arty Z7은 Realtek RTL8211E-VL PHY를 사용하여 네트워크 연결을 위한 10/100/1000 이더넷 포트를 구현합니다. PHY는 MIO Bank 501(1.8V)에 연결하고 데이터용 RGMII 및 관리용 MDIO를 통해 Zynq-7000 APSoC에 인터페이스합니다. 보조 인터럽트(INTB) 및 리셋(PHYRSTB) 신호는 각각 MIO 핀 MIO10 및 MIO9에 연결됩니다.
그림 9.1. 이더넷 PHY 신호
전원이 켜진 후 PHY는 자동 협상이 활성화된 상태로 시작하여 10/100/1000 링크 속도 및 전이중을 알립니다. 이더넷 가능 파트너가 연결되어 있으면 Zynq가 구성되지 않은 경우에도 PHY가 자동으로 파트너와 링크를 설정합니다.
45개의 상태 표시기 LED는 트래픽(LD9) 및 유효한 링크 상태(LD8)를 나타내는 RJ-9.1 커넥터 근처에 내장되어 있습니다. 표 XNUMX은 기본 동작을 보여줍니다.
| 기능 | 지정자 | 상태 | 설명 |
| 링크 | LD8 | 꾸준히 | 링크 10/100/1000 |
| 깜박임 0.4s ON, 2s OFF | 링크, EEE (Energy Efficient Ethernet) 모드 | ||
| 행동 | LD9 | 깜박임 | 전송 또는 수신 |
표 9.1. 이더넷 상태 LED.
Zynq는 두 개의 독립적인 기가비트 이더넷 컨트롤러를 통합합니다. 10/100/1000 반이중/전이중 이더넷 MAC을 구현합니다. 이 둘 중 GEM 0은 PHY가 연결된 MIO 핀에 매핑될 수 있습니다. MIO 뱅크는 1.8V에서 전원이 공급되기 때문에 RGMII 인터페이스는 1.8V HSTL 클래스 1 드라이버를 사용합니다. 이 I/O 표준의 경우 0.9V의 외부 기준이 뱅크 501(PS_MIO_VREF)에 제공됩니다. 올바른 핀을 매핑하고 인터페이스를 구성하는 것은 Arty Z7 Zynq Presets에 의해 처리됩니다. file, 에서 사용 가능 Arty Z7 리소스 센터(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
PHY의 기본 전원 켜기 구성은 대부분의 애플리케이션에서 충분할 수 있지만 MDIO 버스는 관리에 사용할 수 있습니다. RTL8211E-VL에는 MDIO 버스에서 5비트 주소 00001이 할당됩니다. 간단한 레지스터 읽기 및 쓰기 명령으로 상태 정보를 읽거나 구성을 변경할 수 있습니다. Realtek PHY는 기본 구성을 위해 업계 표준 레지스터 맵을 따릅니다.
RGMII 사양은 데이터 신호(RXD[0:3], RXCTL 및 TXD[0:3], TXCTL)에 비해 지연될 수신(RXC) 및 전송 클록(TXC)을 요구합니다. Xilinx PCB 지침에서는 이 지연을 추가해야 합니다. RTL8211E-VL은 보드 트레이스를 더 길게 만들 필요가 없도록 TXC와 RXC 모두에 2ns 지연을 삽입할 수 있습니다.
PHY는 동일한 50에서 클럭됩니다. MHz() Zynq PS를 클럭하는 오실레이터. 두 부하의 기생 커패시턴스는 단일 소스에서 구동하기에 충분히 낮습니다.
이더넷 네트워크에서 각 노드에는 고유한 MAC 주소가 필요합니다. 이를 위해 Quad-SPI 플래시의 OTP(one-time-programmable) 영역은 48비트 전 세계적으로 고유한 EUI-48/64™ 호환 식별자로 공장에서 프로그래밍되었습니다. OTP 주소 범위 [0x20;0x25]에는 전송 바이트 순서의 첫 번째 바이트가 가장 낮은 주소에 있는 식별자가 포함됩니다. 참조 플래시 메모리 데이터시트(http://www.cypress.com/file/177966/download) OTP 지역에 액세스하는 방법에 대한 정보는 Petalinux를 사용할 때 이것은 U-boot 부트로더에서 자동으로 처리되며 Linux 시스템은 이 고유한 MAC 주소를 사용하도록 자동으로 구성됩니다.
기가비트 이더넷 MAC 사용에 대한 자세한 내용은 Zynq 기술 참조 매뉴얼
( ug585-징크-7000-TRM [PDF]).
HDMI
Arty Z7에는 소스 포트 J11 (출력) 10 개와 싱크 포트 JXNUMX (입력) XNUMX 개의 버퍼링되지 않은 HDMI 포트 XNUMX 개가 있습니다. 두 포트 모두 데이터 및 클록 신호가 종단되고 Zynq PL에 직접 연결된 HDMI 유형 A 콘센트를 사용합니다.
HDMI 및 DVI 시스템은 모두 Zynq PL의 사용자 I/O 인프라에서 직접 지원하는 동일한 TMDS 신호 표준을 사용합니다. 또한 HDMI 소스는 DVI 싱크와 역호환되며 그 반대의 경우도 마찬가지입니다. 따라서 간단한 패시브 어댑터(대부분의 전자 제품 매장에서 사용 가능)를 사용하여 DVI 모니터를 구동하거나 DVI 입력을 수신할 수 있습니다. HDMI 단자에는 디지털 신호만 포함되어 있어 DVI-D 모드만 가능합니다.
19핀 HDMI 커넥터에는 XNUMX개의 차동 데이터 채널, XNUMX개의 차동 클럭 채널 XNUMX개가 포함됩니다. 접지() 연결, 단선 CEC(Consumer Electronics Control) 버스, 본질적으로 I2C 버스인 5선 DDC(디스플레이 데이터 채널) 버스, HPD(Hot Plug Detect) 신호, 최대 50mA를 전달할 수 있는 XNUMXV 신호 , 그리고 하나의 예비(RES) 핀. RES를 제외한 모든 비전원 신호는 Zynq PL에 연결됩니다.
| Pin/Signal | J11(출처) | J10(싱크대) | ||
| 설명 | FPGA 핀 | 설명 | FPGA 핀 | |
| D [2] _P, D [2] _N | 데이터 출력 | J18, H18 | 데이터 입력 | N20, P20 |
| D [1] _P, D [1] _N | 데이터 출력 | K19, J19 | 데이터 입력 | T20, U20 |
| D [0] _P, D [0] _N | 데이터 출력 | K17, K18 | 데이터 입력 | V20, W20 |
| CLK_P, CLK_N | 클록 출력 | L16, L17 | 시계 입력 | N18, P19 |
| 중앙전기기술위원회 | 소비자 전자 제어 양방향(옵션) | G15 | 소비자 전자 제어 양방향(옵션) | H17 |
| SCL, SDA | DDC 양방향 (옵션) | M17, M18 | DDC 양방향 | U14, U15 |
| HPD/HPA | 핫플러그 감지 입력(반전, 옵션) | R19 | 핫 플러그 어설 션 출력 | T19 |
표 10.1. HDMI 핀 설명 및 할당.
TMDS 신호
HDMI/DVI는 TMDS(Transition-Minimized Differential Signaling)를 사용하는 고속 디지털 비디오 스트림 인터페이스입니다. HDMI 포트 중 하나를 적절하게 사용하려면 Zynq PL에서 표준 호환 송신기 또는 수신기를 구현해야 합니다. 구현 세부 사항은 이 매뉴얼의 범위를 벗어납니다. 비디오 라이브러리 IP Core 저장소를 확인하십시오. Digilent GitHub(https://github.com/Digilent) 바로 사용할 수 있는 참조 IP용.
보조 신호
싱크가 준비되고 존재를 알리고자 할 때마다 5V0 공급 핀을 HPD 핀에 연결합니다. Arty Z7에서 이것은 Hot Plug Assert 신호를 하이로 구동함으로써 수행됩니다. 이것은 DDC 채널 슬레이브가 Zynq PL에서 구현되고 디스플레이 데이터를 전송할 준비가 된 후에만 수행되어야 합니다.
디스플레이 데이터 채널(DDC)은 디스플레이(싱크)와 그래픽 어댑터(소스) 간의 통신을 가능하게 하는 프로토콜 모음입니다. DDC2B 변형은 I2C를 기반으로 하며, 버스 마스터는 소스이고 버스 슬레이브는 싱크입니다. 소스가 HPD 핀에서 높은 레벨을 감지하면 비디오 기능에 대해 DDC 버스를 통해 싱크를 쿼리합니다. 싱크가 DVI 또는 HDMI를 지원하는지 여부와 지원되는 해상도를 결정합니다. 그 후에야 비디오 전송이 시작됩니다. 자세한 내용은 VESA E-DDC 사양을 참조하십시오.
CEC(Consumer Electronics Control)는 제어 메시지가 서로 다른 제품 간에 HDMI 체인을 통해 전달될 수 있도록 하는 선택적 프로토콜입니다. 일반적인 사용 사례는 범용 리모콘에서 DVR 또는 위성 수신기로 제어 메시지를 전달하는 TV입니다. Zynq PL 사용자 I/O 핀에 연결된 3.3V 레벨의 단선 프로토콜입니다. 와이어는 공통 CEC 와이어를 공유하는 여러 장치를 허용하는 개방형 드레인 방식으로 제어할 수 있습니다. 자세한 내용은 HDMI 1.3 이상 사양의 CEC 부록을 참조하십시오.
클록 소스
Arty Z7은 50 MHz() 클럭을 Zynq PS_CLK 입력에 연결합니다. 이 입력은 각 PS 하위 시스템에 대한 클럭을 생성하는 데 사용됩니다. 50 MHz() 입력을 통해 프로세서는 최대 주파수 650에서 작동할 수 있습니다. MHz() DDR3 메모리 컨트롤러는 최대 525MHz()(1050Mbps)에서 작동합니다. Arty Z7 Zynq 프리셋 file 에서 사용 가능 Arty Z7 리소스 센터(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) Vivado 프로젝트의 Zynq Processing System IP 코어로 가져와서 Zynq가 50에서 작동하도록 적절하게 구성할 수 있습니다. MHz() 입력 시계.
PS에는 각각 설정 가능한 주파수를 가진 최대 7개의 기준 클록을 생성할 수 있는 전용 PLL이 있으며, 이 클록은 PL에서 구현된 맞춤형 로직을 클록하는 데 사용할 수 있습니다. 또한 Arty Z125은 외부 XNUMX MHz() 레퍼런스 클럭을 PL의 H16 핀에 직접 연결합니다. 외부 기준 클록을 통해 PL은 PS와 완전히 독립적으로 사용될 수 있으며, 이는 프로세서가 필요하지 않은 간단한 애플리케이션에 유용할 수 있습니다.
Zynq의 PL에는 정확한 주파수와 위상 관계를 가진 클록을 생성하는 데 사용할 수 있는 MMCM 및 PLL도 포함됩니다. 125개의 PS 레퍼런스 클럭 또는 XNUMX MHz() 외부 기준 클럭은 MMCM 및 PLL에 대한 입력으로 사용할 수 있습니다. Arty Z7-10은 2개의 MMCM과 2개의 PLL을 포함하고 Arty Z7-20은 4개의 MMCM과 4개의 PLL을 포함합니다. Zynq PL 클러킹 리소스의 기능에 대한 전체 설명은 Xilinx에서 제공하는 "7 시리즈 FPGA 클러킹 리소스 사용자 가이드"를 참조하십시오.
그림 11.1은 Arty Z7에 사용된 클럭 방식을 개략적으로 보여줍니다. 이더넷 PHY의 기준 클록 출력은 125 MHz() 이 목적을 위해 전용 오실레이터를 포함하는 비용을 줄이기 위해 PL에 대한 레퍼런스 클럭. 이더넷 PHY(IC125)가 PHYRSTB 신호를 로우로 구동하여 하드웨어 리셋 상태로 유지되면 CLK1가 비활성화된다는 점에 유의하십시오.
그림 11.1. Arty Z7 클러킹.
기본 I / O
Arty Z7 보드는 그림 2과 같이 4개의 4색 LED, 12.1개의 스위치, XNUMX개의 푸시버튼, XNUMX개의 개별 LED를 포함합니다. 푸시 버튼과 슬라이드 스위치는 부주의한 단락으로 인한 손상을 방지하기 위해 직렬 저항을 통해 Zynq PL에 연결됩니다(푸시 버튼이나 슬라이드 스위치에 할당된 FPGA 핀이 실수로 출력으로 정의된 경우 단락이 발생할 수 있음). XNUMX개의 푸시 버튼은 일반적으로 정지 상태일 때 낮은 출력을 생성하고 누를 때만 높은 출력을 생성하는 "순간" 스위치입니다. 슬라이드 스위치는 위치에 따라 일정한 높거나 낮은 입력을 생성합니다.
그림 12.1. 아티 Z7 GPIO().
330개의 개별 고효율 LED는 XNUMX옴 저항을 통해 Zynq PL에 양극 연결되어 있으므로 논리 전압이 높을 때 켜집니다.tage는 해당 I/O 핀에 적용됩니다. 사용자가 액세스할 수 없는 추가 LED는 전원 켜기, PL 프로그래밍 상태, USB 및 이더넷 포트 상태를 나타냅니다.
삼색 LED
Arty Z7 보드에는 XNUMX 개의 XNUMX 색 LED가 있습니다. 각 XNUMX 색 LED() 에는 XNUMX개의 작은 내부 LED의 음극을 구동하는 XNUMX개의 입력 신호가 있습니다. 하나는 빨간색, 하나는 파란색, 하나는 녹색입니다. 이 색상 중 하나에 해당하는 신호를 높게 구동하면 내부 주도의 (). 입력 신호는 신호를 반전시키는 트랜지스터를 통해 Zynq PL에 의해 구동됩니다. 따라서 삼색을 밝히기 위해 주도의 (), 해당 신호를 하이로 구동해야 합니다. 삼색 LED() 현재 조명되고 있는 내부 LED의 조합에 따라 색상을 방출합니다. 예를 들어ample, 빨강 및 파랑 신호가 높게 구동되고 녹색이 낮게 구동되면 삼색 LED() 보라색을 띠게 됩니다.
Digilent는 1색 LED를 구동할 때 PWM(펄스 폭 변조)을 사용할 것을 강력히 권장합니다. 입력 중 하나를 안정적인 논리 'XNUMX'로 구동하면 LED() 불편할 정도로 밝은 수준에서 조명되고 있습니다. 50% 이상의 듀티 사이클로 구동되는 50색 신호가 없도록 하면 이를 방지할 수 있습니다. PWM을 사용하면 0색 LED의 잠재적인 색상 팔레트도 크게 확장됩니다. 각 색상의 듀티 사이클을 XNUMX%와 XNUMX% 사이에서 개별적으로 조정하면 서로 다른 색상이 서로 다른 강도로 조명되어 거의 모든 색상을 표시할 수 있습니다.
모노 오디오 출력
온보드 오디오 잭(J13)은 모노 오디오 출력을 제공하는 Sallen-Key Butterworth 저역 통과 4차 필터에 의해 구동됩니다. 저역 통과 필터의 회로는 그림 14.1에 나와 있습니다. 필터의 입력(AUD_PWM)은 Zynq PL 핀 R18에 연결됩니다. 디지털 입력은 일반적으로 FPGA에서 생성되는 PWM(펄스 폭 변조) 또는 PDM(펄스 밀도 변조) 오픈 드레인 신호입니다. 신호는 로직 '0'에 대해 로우로 구동되고 로직 '1'에 대해 하이 임피던스로 유지되어야 합니다. 깨끗한 아날로그 3.3V 레일에 대한 온보드 풀업 저항은 적절한 전압을 설정합니다.tag논리 '1'의 경우 e. 입력의 저역 통과 필터는 펄스 폭 변조된 디지털 신호를 아날로그 볼륨으로 변환하는 재구성 필터 역할을 합니다.tage 오디오 잭 출력에서.
(그림 13.1. 오디오 출력 회로.
오디오 종료 신호(AUD_SD)는 오디오 출력을 음소거하는 데 사용됩니다. Zynq PL 핀 T17에 연결됩니다. 오디오 출력을 사용하려면 이 신호를 로직 하이로 구동해야 합니다.
SK 버터워스 저역 통과 필터의 주파수 응답은 그림 13.2와 같습니다. 회로의 AC 분석은 NI Multisim 12.0을 사용하여 수행됩니다.
그림 13.2. 오디오 출력 주파수 응답.
펄스 폭 변조
펄스 폭 변조(PWM) 신호는 고정 주파수에서 펄스 체인으로, 각 펄스는 잠재적으로 다른 폭을 가질 수 있습니다. 이 디지털 신호는 디지털 파형을 통합하여 아날로그 볼륨을 생성하는 간단한 저역 통과 필터를 통과할 수 있습니다.tage 일부 간격에 대한 평균 펄스 폭에 비례합니다(간격은 저역 통과 필터의 3dB 차단 주파수와 펄스 주파수에 의해 결정됨). 예를 들어ample, 펄스가 사용 가능한 펄스 기간의 평균 10% 동안 높으면 적분기는 Vdd vol의 10%인 아날로그 값을 생성합니다.tag이자형. 그림 13.1.1은 PWM 신호로 표현된 파형을 보여줍니다.
그림 13.1.1. PWM 파형.
아날로그 볼륨을 정의하려면 PWM 신호를 통합해야 합니다.tag이자형. 저역 통과 필터 3dB 주파수는 PWM 주파수보다 XNUMX배 낮아야 PWM 주파수의 신호 에너지가 신호에서 필터링됩니다. 예를 들어ample, 오디오 신호에 최대 5kHz의 주파수 정보가 포함되어야 하는 경우 PWM 주파수는 최소 50kHz(바람직하게는 더 높아야 함)여야 합니다. 일반적으로 아날로그 신호 충실도는 PWM 주파수가 높을수록 좋습니다. 그림 13.1.2는 출력 vol을 생성하는 PWM 적분기의 표현을 보여줍니다.tage 펄스 트레인을 통합함으로써. 정상 상태 필터 출력 신호 참고 ampVdd에 대한 위도 비율은 펄스 폭 듀티 사이클과 동일합니다(듀티 사이클은 펄스 높은 시간을 펄스 창 시간으로 나눈 값으로 정의됨).
Figure 13.1.2. PWM Output Voltage.
소스 재설정
파워 온 리셋
Zynq PS는 외부 전원 켜기 리셋 신호를 지원합니다. 파워 온 리셋은 전체 칩의 마스터 리셋입니다. 이 신호는 리셋 할 수있는 장치의 모든 레지스터를 리셋합니다. Arty Z7은 모든 전원 공급 장치가 유효 할 때까지 시스템을 리셋 상태로 유지하기 위해 TPS65400 전력 조정기의 PGOOD 신호에서이 신호를 구동합니다.
프로그램 푸시 버튼 스위치
PROG라고 표시된 PROG 푸시 스위치는 Zynq PROG_B를 토글합니다. 이것은 PL을 재설정하고 DONE이 주장 해제되도록 합니다. PL은 프로세서에 의해 또는 J를 통해 다시 프로그래밍될 때까지 구성되지 않은 상태로 유지됩니다.TAG.
프로세서 하위 시스템 재설정
SRST라고 표시된 외부 시스템 재설정은 디버그 환경을 방해하지 않고 Zynq 장치를 재설정합니다. 예를 들어ample, 사용자가 설정한 이전 중단점은 시스템 재설정 후에도 유효합니다. 보안 문제로 인해 시스템 재설정은 OCM을 포함하여 PS 내의 모든 메모리 내용을 지웁니다. 시스템 리셋 중에도 PL이 지워집니다. 시스템 재설정으로 인해 부팅 모드 스트래핑 핀이 다시 고정되지 않습니다.amp주도.
SRST 버튼은 또한 CK_RST 신호가 연결된 실드에서 재설정을 트리거하기 위해 토글하도록 합니다.
Pmod 포트
Pmod 포트는 표준 2×6 핀 헤더와 결합되는 100×2, 직각, 6mil 간격의 암 커넥터입니다. 각 12핀 Pmod 포트는 3.3개의 XNUMXV를 제공합니다. (주)비씨씨 () 신호(핀 6 및 12), 5개의 접지 신호(핀 11 및 15.1) 및 XNUMX개의 논리 신호(그림 XNUMX 참조). 그만큼 (주)비씨씨 () 접지 핀은 최대 1A의 전류를 공급할 수 있지만 온보드 레귤레이터 또는 외부 전원 공급 장치의 전력 예산을 초과하지 않도록 주의해야 합니다("전원 공급 장치" 섹션에 나열된 3.3V 레일 전류 제한 참조). .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
그림 15.1. Pmod 포트 다이어그램
Digilent는 A/D, D/A, 모터 드라이버, 센서 및 기타 기능과 같은 기성 기능을 추가하기 위해 Pmod 확장 커넥터에 연결할 수 있는 대규모 Pmod 액세서리 보드 컬렉션을 생산합니다. 보다 www.digilentinc.com (http://www.digilentinc.com) 자세한 내용은.
Digilent FPGA 보드에 있는 각 Pmod 포트는 표준, MIO 연결, XADC 또는 고속의 네 가지 범주 중 하나로 분류됩니다. Arty Z7에는 XNUMX개의 Pmod 포트가 있으며 둘 다 고속 유형입니다. 다음 섹션에서는 고속 유형의 Pmod 포트에 대해 설명합니다.
고속 Pmod
고속 Pmod는 최대 스위칭 속도를 위해 임피던스 일치 차동 쌍으로 라우팅되는 데이터 신호를 가지고 있습니다. 추가 보호를 위해 저항을 로드하기 위한 패드가 있지만 Arty Z7에는 0옴 션트로 로드된 상태로 배송됩니다. 직렬 저항이 분류된 이 Pmod는 단락에 대한 보호 기능을 제공하지 않지만 훨씬 빠른 스위칭 속도를 허용합니다. 신호는 핀 1과 2, 핀 3과 4, 핀 7과 8, 핀 9와 10과 같은 행의 인접한 신호와 쌍을 이룹니다.
트레이스는 100옴(+/- 10%) 차동으로 라우팅됩니다.
이 포트의 핀이 단일 종단 신호로 사용되는 경우 커플링 쌍에 혼선이 나타날 수 있습니다. 이것이 우려되는 애플리케이션에서 신호 중 하나는 접지되어야 하고(FPGA에서 로우로 구동) 신호 종료 신호에 해당 쌍을 사용해야 합니다.
고속 Pmod에는 보호 저항 대신 0옴 션트가 있으므로 작업자는 단락을 일으키지 않도록 예방 조치를 취해야 합니다.
Arduino/chipKIT 실드 커넥터
Arty Z7은 표준 Arduino 및 chipKIT 실드에 연결하여 확장된 기능을 추가할 수 있습니다. Arty Z7을 설계하는 동안 시장에 나와 있는 대부분의 Arduino 및 chipKIT 실드와 호환되는지 확인하기 위해 특별한 주의를 기울였습니다. 실드 커넥터에는 Arty Z49-7의 범용 디지털 I/O 및 Arty Z20-26의 7개용 Zynq PL에 연결된 10개의 핀이 있습니다. FPGA의 유연성으로 인해 디지털 읽기/쓰기, SPI 연결, UART 연결, I2C 연결 및 PWM을 포함한 거의 모든 것에 이 핀을 사용할 수 있습니다. 이 핀 중 0개(AN5-AN0로 표시됨)는 입력 범위가 3.3V-6V인 단일 종단 아날로그 입력으로도 사용할 수 있으며 다른 11개(ANXNUMX-XNUMX로 표시됨)는 차동 아날로그 입력으로 사용할 수 있습니다.
참고: Arty Z7은 5V 디지털 또는 아날로그 신호를 출력하는 쉴드와 호환되지 않습니다. Arty Z7 실드 커넥터의 핀을 5V 이상으로 구동하면 Zynq가 손상될 수 있습니다.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
그림 16.1. 실드 핀 다이어그램.
| 핀 이름 | 쉴드 기능 | Arty Z7 연결 |
| IO0–IO13 | 범용 I/O 핀 | "Shield Digital I / O"섹션 참조 |
| IO26–IO41, 에이(IO42) | Arty Z7-20 범용 I/O 핀 | "Shield Digital I / O"섹션 참조 |
| 에스씨엘 | I2C 시계 | "Shield Digital I / O"섹션 참조 |
| 재림교회 | I2C 데이터 | "Shield Digital I / O"섹션 참조 |
| SCLK() | SPI 클록 | "Shield Digital I / O"섹션 참조 |
| 모시() | SPI 데이터 출력 | "Shield Digital I / O"섹션 참조 |
| 미소() | SPI 데이터 | "Shield Digital I / O"섹션 참조 |
| SS | SPI 슬레이브 선택 | "Shield Digital I / O"섹션 참조 |
| A0–A5 | 단일 종단 아날로그 입력 | "실드 아날로그 I / O"섹션 참조 |
| A6–A11 | 차동 아날로그 입력 | "실드 아날로그 I / O"섹션 참조 |
| 핀 이름 | 쉴드 기능 | Arty Z7 연결 |
| V_P, V_N | 전용 차동 아날로그 입력 | "실드 아날로그 I / O"섹션 참조 |
| XGND | XADC 아날로그 접지 | Zynq (VREFN)에서 XADC 접지 참조를 구동하는 데 사용되는 네트워크에 연결 |
| XVREF | XADC 아날로그 Voltage 참조 | XADC vol을 구동하는 데 사용되는 1.25V, 25mA 레일에 연결됨tagZynq(VREFP)에 대한 참조 |
| 없음 | 연결되지 않음 | 연결되지 않음 |
| 아이오레프 | 디지털 I/O 볼륨tag전자 참조 | Arty Z7 3.3V 전원 레일에 연결("전원 공급 장치" 섹션 참조) |
| 뉴스 | Shield로 재설정 | Zynq의 빨간색 "SRST" 버튼과 MIO 핀 12에 연결됩니다. JP1이 단락되면 FTDI USB-UART 브리지의 DTR 신호에도 연결됩니다. |
| 3V3 | 3.3V 파워 레일 | Arty Z7 3.3V 전원 레일에 연결("전원 공급 장치" 섹션 참조) |
| 5V0 | 5.0V 파워 레일 | Arty Z7 5.0V 전원 레일에 연결("전원 공급 장치" 섹션 참조) |
| 접지(), G | 지면 | Arty Z7의 Ground Plane에 연결 |
| 차량 등록 번호 | 전원 입력 | 외부 전원 커넥터(J18)와 병렬로 연결됩니다. |
표 16.1. 실드 핀 설명.
실드 디지털 I/O
Zynq PL에 직접 연결된 핀은 범용 입력 또는 출력으로 사용할 수 있습니다. 이러한 핀에는 I2C, SPI 및 범용 I/O 핀이 포함됩니다. FPGA와 디지털 I/O 핀 사이에 200옴 직렬 저항이 있어 우발적인 단락에 대한 보호 기능을 제공합니다(단, 직렬 저항이 없는 AN5-AN0 신호 및 6 Ohm 직렬 저항). 절대 최대 및 권장 작동 볼륨tag이 핀에 대한 es는 아래 표에 요약되어 있습니다.
Arty Z26-41에서는 IO42-IO7 및 A(IO10)에 액세스할 수 없습니다. 또한 AN0-AN5는 Arty Z7-10에서 디지털 I/O로 사용할 수 없습니다. 이는 Zynq-7010보다 Zynq-7020에서 사용할 수 있는 I/O 핀 수가 적기 때문입니다.
| 절대 최소 볼륨tage | 권장 최소 작동 볼륨tage | 권장 최대 작동 볼륨tage | 절대 최대 볼륨tage | |
| 전원 공급 | -0.4V (-XNUMXV) | -0.2V (-XNUMXV) | 3.4V(XNUMXV) | 3.75V(XNUMXV) |
| 무력화 된 | -0.4V (-XNUMXV) | 없음 | 없음 | 0.55V(XNUMXV) |
표 16.1.1. 쉴드 디지털 Voltages.Zynq PL에 연결된 핀의 전기적 특성에 대한 자세한 내용은 Zynq-7000 데이터시트
(ds187-XC7Z010-XC7Z020-Data-Sheet) 자일링스에서.
실드 아날로그 I/O
A0-A11 및 V_P/V_N 레이블이 지정된 핀은 Zynq의 XADC 모듈에 대한 아날로그 입력으로 사용됩니다. Zynq는 입력 범위가 0-1V일 것으로 예상합니다. A0-A5라고 표시된 핀에서 외부 회로를 사용하여 입력 볼륨을 축소합니다.tage 3.3V에서. 이 회로는 그림 16.2.1에 나와 있습니다. 이 회로를 통해 XADC 모듈은 모든 볼륨을 정확하게 측정할 수 있습니다.tage 0V ~ 3.3V(Arty Z7 기준) 접지 ()) 이 핀 중 하나에 적용됩니다. A0-A5라고 표시된 핀을 디지털 입력 또는 출력으로 사용하려는 경우 Arty Z16.2.1-7의 저항 분배기 회로(그림 20도 참조) 전에 Zynq PL에도 직접 연결됩니다. 이 추가 연결은 Arty Z7-10에서 이루어지지 않기 때문에 이러한 신호는 해당 변형에서 아날로그 입력으로만 사용할 수 있습니다.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
그림 16.2.1. 단일 종단형 아날로그 입력.
A6-A11로 표시된 핀은 안티 알리를 통해 Zynq PL의 3쌍의 아날로그 가능 핀에 직접 연결됩니다.asing 필터. 이 회로는 그림 16.2.2에 나와 있습니다. 이 핀 쌍은 볼륨을 갖는 차동 아날로그 입력으로 사용될 수 있습니다.tage 0-1V의 차이. 짝수 번호는 쌍의 양수 핀에 연결되고 홀수 번호는 음수 핀에 연결됩니다(따라서 A6과 A7이 아날로그 입력 쌍을 형성하고 A6은 양수이고 A7은 음수임). 캐패시터용 패드가 있지만 이 핀에 대해서는 로드되지 않습니다. FPGA의 아날로그 가능 핀은 일반 디지털 FPGA 핀처럼 사용할 수도 있으므로 디지털 I/O에도 이 핀을 사용할 수 있습니다.
V_P 및 V_N 레이블이 지정된 핀은 FPGA의 VP_0 및 VN_0 전용 아날로그 입력에 연결됩니다. 이 핀 쌍은 볼륨이 있는 차동 아날로그 입력으로도 사용할 수 있습니다.tage 0-1V 사이이지만 디지털 I/O로 사용할 수 없습니다. 이 한 쌍의 핀에 대한 그림 16.2.2에 표시된 회로의 커패시터는 Arty Z7에 로드됩니다.
그림 16.2.2. 차동 아날로그 입력.
Zynq 내의 XADC 코어는 12MSPS에서 작동할 수 있는 듀얼 채널 1비트 아날로그-디지털 변환기입니다. 두 채널 모두 실드 핀에 연결된 아날로그 입력으로 구동할 수 있습니다. XADC 코어는 DRP(Dynamic Reconfiguration Port)를 통해 사용자 설계에서 제어되고 액세스됩니다. DRP는 vol에 대한 액세스도 제공합니다.tag각 FPGA의 전원 레일에 있는 모니터와 FPGA 내부에 있는 온도 센서. XADC 코어 사용에 대한 자세한 내용은 "7 시리즈 FPGA 및 Zynq-7000 올 프로그래머블 SoC XADC 듀얼 12비트 1 MSPS 아날로그-디지털 컨버터"라는 제목의 Xilinx 문서를 참조하십시오. 또한 "PS-XADC" 인터페이스를 통해 PS를 사용하여 XADC 코어에 직접 액세스할 수도 있습니다. 이 인터페이스는 30장에 자세히 설명되어 있습니다. 진크
기술 참조 설명서( ug585-징크-7000-TRM [PDF]). NS (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), 문서 (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), 아티-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
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