ALTERA Cyclone VE FPGA 개발 보드
제품 정보
명세서
- FPGA 모델: 사이클론 VE FPGA(5CEFA7F31I7N)
- FPGA 패키지: 896핀 FineLine BGA(FBGA)
- 제어 장치: 플래시 고속 수동 병렬(FPP) 구성
- CPLD 모델: MAX II CPLD(EPM240M100I5N)
- CPLD 패키지: 100핀 FBGA
- FPGA 기준 클록 입력을 위한 프로그래밍 가능 클록 생성기
- FPGA 및 MAX V CPLD 클록 입력을 위한 50MHz 단일 종단 발진기
- MAX V CPLD 구성 클록 입력을 위한 100MHz 단일 종단 발진기
- SMA 입력(LVDS)
- 메모리:
- 256비트 데이터 버스가 있는 3MB DDR16 SDRAM 장치 XNUMX개
- 18Mbit(Mb) SSRAM XNUMX개
- 512Mb 동기식 플래시 XNUMX개
- 512비트 데이터 버스가 있는 2MB LPDDR32 SDRAM 16개(이 보드에서는 XNUMX비트 데이터 버스만 사용됨)
- 64Kb I2C 직렬 전기 삭제 가능 PROM(EEPROM) XNUMX개
- 기계적: 6.5 x 4.5 사이즈 보드
제품 사용 지침
1장: 끝view
일반 설명
Cyclone VE FPGA 개발 보드는 부분 재구성과 같은 기능을 통해 고급 설계 기능을 제공하도록 설계되었습니다. 이전 FPGA 제품군에 비해 더 빠른 작동, 더 낮은 전력 소비 및 더 빠른 출시 시간을 제공합니다.
유용한 링크
다음 주제에 대한 자세한 내용은 해당 문서를 참조하십시오.
- Cyclone V 장치 제품군: Cyclone V 장치 핸드북
- HSMC 사양: 고속 메자닌 카드(HSMC) 사양
2장: 보드 구성 요소
보드 구성 요소 블록
개발 보드에는 다음과 같은 주요 구성 요소 블록이 있습니다.
- 5핀 FineLine BGA(FBGA)에 Cyclone VE FPGA(7CEFA31F7I896N) XNUMX개
- 컨트롤러: 플래시 FPP(Fast Passive Parallel) 구성
- 240핀 FBGA 패키지로 제공되는 MAX II CPLD(EPM100M5I100N)
- FPGA 기준 클록 입력을 위한 프로그래밍 가능 클록 생성기
- FPGA 및 MAX V CPLD 클록 입력을 위한 50MHz 단일 종단 발진기
- MAX V CPLD 구성 클록 입력을 위한 100MHz 단일 종단 발진기
- SMA 입력(LVDS)
- 메모리:
- 256비트 데이터 버스가 있는 3MB DDR16 SDRAM 장치 XNUMX개
- 18Mbit(Mb) SSRAM XNUMX개
- 512Mb 동기식 플래시 XNUMX개
- 512비트 데이터 버스가 있는 2MB LPDDR32 SDRAM 16개(이 보드에서는 XNUMX비트 데이터 버스만 사용됨)
- 64Kb I2C 직렬 전기 삭제 가능 PROM(EEPROM) XNUMX개
기계적
개발 보드의 크기는 6.5 x 4.5인치입니다.
3장: 보드 구성 요소 참조
이 섹션에서는 각 보드 구성 요소와 해당 기능에 대한 자세한 정보를 제공합니다. 자세한 내용은 Cyclone VE FPGA 개발 보드 참조 매뉴얼을 참조하십시오.
자주 묻는 질문
Q: 최신 HSMC는 어디서 찾을 수 있나요?
A: 사용 가능한 최신 HSMC 목록을 보거나 HSMC 사양 사본을 다운로드하려면 Altera의 개발 보드 도터 카드 페이지를 참조하십시오. web대지.
Q: 장점은 무엇입니까?tagCyclone VE FPGA 개발 보드의 특징은 무엇입니까?
A: Cyclone VE FPGA 개발 보드는 부분 재구성과 같은 설계 개선 및 혁신을 제공하여 이전 FPGA 제품군에 비해 더 빠른 작동, 더 낮은 전력 소비 및 더 빠른 출시 시간을 보장합니다.
Q: Cyclone V 장치 제품군에 대한 자세한 정보는 어디에서 찾을 수 있습니까?
A: Cyclone V 장치 제품군에 대한 자세한 내용은 Cyclone V 장치 핸드북을 참조하십시오.
Q: 개발 보드의 크기는 얼마입니까?
A: 개발 보드의 크기는 6.5 x 4.5인치입니다.
101 혁신 드라이브
샌호세, 캘리포니아 95134
www.altera.com
MNL-01075-1.4
© 2017 알테라 코퍼레이션. 판권 소유. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS 및 STRATIX 단어와 로고는 Altera Corporation의 상표이며 미국 특허청 및 기타 국가에 등록되어 있습니다. 상표 또는 서비스 마크로 식별되는 기타 모든 단어 및 로고는 www.altera.com/common/legal.html에 설명된 대로 해당 소유자의 자산입니다. Altera는 Altera의 표준 보증에 따라 현재 사양에 대한 반도체 제품의 성능을 보증하지만 언제든지 사전 통지 없이 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. Altera는 Altera가 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 책임을 지지 않습니다. Altera 고객은 게시된 정보에 의존하기 전, 그리고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 확보하는 것이 좋습니다.
2017년 XNUMX월 Altera Corporation Cyclone VE FPGA 개발 보드
참조 설명서
이 문서에서는 보드의 모든 구성 요소와 인터페이스하는 맞춤형 FPGA 설계를 만드는 데 필요한 자세한 핀아웃 및 구성 요소 참조 정보를 포함하여 Cyclone® VE FPGA 개발 보드의 하드웨어 기능에 대해 설명합니다.
위에view
일반 설명
Cyclone VE FPGA 개발 보드는 Altera의 Cyclone VE FPGA를 사용하여 저전력, 고성능, 논리 집약적 설계를 개발하고 프로토타입화하기 위한 하드웨어 플랫폼을 제공합니다. 이 보드는 Cyclone VE FPGA 설계 개발을 촉진하기 위해 광범위한 주변 장치 및 메모리 인터페이스를 제공합니다. 하나의 HSMC(고속 메자닌 카드) 커넥터를 사용하면 Altera® 및 다양한 파트너가 제공하는 다양한 HSMC를 통해 추가 기능을 추가할 수 있습니다.
- 사용 가능한 최신 HSMC 목록을 보거나 HSMC 사양 사본을 다운로드하려면 Altera의 개발 보드 도터 카드 페이지를 참조하십시오. web대지.
부분 재구성과 같은 설계 발전과 혁신을 통해 Cyclone VE FPGA에 구현된 설계는 이전 FPGA 제품군보다 더 낮은 전력으로 더 빠르게 작동하고 출시 시간을 단축할 수 있습니다. - 다음 주제에 대한 자세한 내용은 해당 문서를 참조하십시오.
- Cyclone V 장치 제품군은 Cyclone V 장치 핸드북을 참조하세요.
- HSMC 사양은 HSMC(고속 메자닌 카드) 사양을 참조하세요.
보드 구성 요소 블록
개발 보드에는 다음과 같은 주요 구성 요소 블록이 있습니다.
- 5핀 FineLine BGA(FBGA) 패키지의 Cyclone VE FPGA(7CEFA31F7I896N) XNUMX개
- 149,500LE
- 적응형 논리 모듈(ALM) 56,480개
- 6,860Kb(Kb) M10K 및 836Kb MLAB 메모리
- 7개의 분수 위상 고정 루프(PLL)
- 312개의 18×18비트 곱셈기
- 480 범용 입력/출력(GPIO)
- 1.1V 코어 볼륨tage
- FPGA 구성 회로
- 활성 직렬(AS) x1 또는 AS x4 구성(EPCQ256SI16N)
- 시스템 컨트롤러로 5핀 FBGA 패키지로 제공되는 MAX® V CPLD(2210M256ZF5I256N)
- 플래시 고속 수동 병렬(FPP) 구성
- Quartus® II 프로그래머와 함께 사용하기 위한 내장형 USB-BlasterTM II의 일부로 240핀 FBGA 패키지로 제공되는 MAX II CPLD(EPM100M5I100N)
- 클로킹 회로
- FPGA 기준 클록 입력을 위한 프로그래밍 가능 클록 생성기
- FPGA 및 MAX V CPLD 클록 입력을 위한 50MHz 단일 종단 발진기
- MAX V CPLD 구성 클록 입력을 위한 100MHz 단일 종단 발진기
- SMA 입력(LVDS)
- 메모리
- 256비트 데이터 버스가 있는 3MB DDR16 SDRAM 장치 XNUMX개
- 18Mbit(Mb) SSRAM XNUMX개
- 512Mb 동기식 플래시 XNUMX개
- 512비트 데이터 버스가 있는 2MB LPDDR32 SDRAM 16개(이 보드에서는 XNUMX비트 데이터 버스만 사용됨)
- 64Kb I2C 직렬 전기 삭제 가능 PROM(EEPROM) XNUMX개
- 일반 사용자 입력/출력
- LED 및 디스플레이
- 사용자 LED 4개
- 구성 로드 LED 1개
- 구성 완료 LED 1개
- 오류 LED 1개
- 구성 선택 LED 3개
- 내장형 USB-Blaster II 상태 LED 4개
- HSMC 인터페이스 LED 3개
- 이더넷 LED 10개
- UART 데이터 전송 및 수신 LED 2개
- USB-UART 인터페이스 TX/RX LED 2개
- 전원 켜짐 LED 1개
- 2줄 문자 LCD 디스플레이 1개
- 푸시 버튼
- CPU 재설정 푸시 버튼 1개
- MAX V 재설정 푸시 버튼 1개
- 프로그램 선택 푸시 버튼 1개
- 하나의 프로그램 구성 푸시 버튼
- 일반 사용자 푸시 버튼 4개
- DIP 스위치
- MAX V CPLD 시스템 컨트롤러 제어 스위치 4개
- 2개의 JTAG 체인 제어 DIP 스위치
- 팬 제어 DIP 스위치 1개
- 일반 사용자 DIP 스위치 4개
- 전원 공급
14~20V(노트북) DC 입력 - 기계적
6.5″ x 4.5″ 사이즈 보드
개발 보드 블록 선도
그림 1-1은 Cyclone VE FPGA 개발 보드의 블록 다이어그램을 보여줍니다.
이사회 취급
보드를 취급할 때 다음 정전기 방전 예방 조치를 준수하는 것이 중요합니다.
주의
정전기 방지 처리를 제대로 하지 않으면 보드가 손상될 수 있습니다. 따라서 보드를 만질 때는 정전기 방지 취급 주의 사항을 사용하십시오.
보드 구성 요소
이 장에서는 Cyclone VE FPGA 개발 보드의 주요 구성 요소를 소개합니다. 그림 2-1은 구성 요소 위치를 보여주고 표 2-1은 보드의 모든 구성 요소 기능에 대한 간략한 설명을 제공합니다.
전체 회로도, 물리적 레이아웃 데이터베이스 및 GERBER 세트 file개발 보드에 대한 s는 Cyclone VE FPGA 개발 키트 문서 디렉토리에 있습니다.
보드 전원 켜기 및 데모 소프트웨어 설치에 대한 자세한 내용은 Cyclone VE FPGA 개발 키트 사용자 가이드를 참조하십시오.
이 장은 다음 섹션으로 구성됩니다.
- “보드 오버view”
- 2–4페이지의 "주요 장치: Cyclone VE FPGA"
- 5–2210페이지의 "MAX V CPLD 2M5 시스템 컨트롤러"
- 2–10페이지의 "FPGA 구성"
- 2–18페이지의 “시계 회로”
- 2–20페이지의 "일반 사용자 입력/출력"
- 2–24페이지의 "구성 요소 및 인터페이스"
- 2–32페이지의 “메모리”
- 2–41페이지의 “전원 공급 장치”
보드 오버view
이 섹션에서는 다음을 제공합니다.view 주석이 달린 보드 이미지와 구성 요소 설명을 포함한 Cyclone VE FPGA 개발 보드의 정보입니다. 그림 2–1은 이상을 보여줍니다.view 보드 기능 중.
표 2–1에서는 구성 요소에 대해 설명하고 해당 보드 참조 목록을 나열합니다.
표 2-1. 보드 구성요소(1/3부)
| 판자 참조 | 유형 | 설명 |
| 추천 장치 | ||
| U1 | FPGA | 사이클론 VE FPGA, 5CEFA7F31I7N, 896핀 FBGA. |
| 우13 | CPLD | MAX V CPLD, 5M2210ZF256I5N, 256핀 FBGA. |
| 구성, 상태, 그리고 설정 요소 | ||
| J4 | JTAG 체인 헤더 | J에 대한 액세스를 제공합니다TAG 외부 USB-Blaster 케이블을 사용할 때 내장된 USB-Blaster II를 연결하고 비활성화합니다. |
| SW2 | JTAG 체인 제어 DIP 스위치 | 활성 J에서 장치 제거 또는 포함TAG 체인. |
| J10 | USB B형 커넥터 | 내장된 USB-Blaster II J를 통한 FPGA 프로그래밍 및 디버깅을 위한 USB 인터페이스TAG B형 USB 케이블을 통해. |
표 2-1. 보드 구성요소(2/3부)
| 판자 참조 | 유형 | 설명 |
|
SW3 |
보드 설정 DIP 스위치 |
클록 활성화, SMA 클록 입력 제어, 전원 공급 시 플래시 메모리에서 로드할 이미지 등 MAX V CPLD 5M2210 시스템 컨트롤러 기능을 제어합니다. |
| SW1 | MSEL DIP 스위치 | 보드의 구성 체계를 제어합니다. MSEL 핀 0, 1, 2, 4는 DIP 스위치에 연결되고 MSEL 핀 3은 접지에 연결됩니다. |
| S2 | 프로그램 선택 푸시 버튼 | 플래시 메모리에서 FPGA로 로드되는 프로그램 이미지를 선택하는 프로그램 선택 LED를 토글합니다. |
| S1 | 프로그램 구성 푸시 버튼 | 프로그램 선택 LED의 설정에 따라 플래시 메모리에서 FGPA로 이미지를 로드합니다. |
| 디19 | 구성 완료 LED | FPGA가 구성되면 켜집니다. |
| 디18 | 로드 LED | MAX V CPLD 5M2210 시스템 컨트롤러가 FPGA를 적극적으로 구성하고 있을 때 켜집니다. |
| 디17 | 오류 LED | 플래시 메모리의 FPGA 구성이 실패하면 켜집니다. |
| 디35 | 전원 LED | 5.0V 전원이 공급되면 켜집니다. |
|
D25~D27 |
프로그램 선택 LED |
프로그램 선택 푸시 버튼을 누를 때 어떤 플래시 메모리 이미지가 FPGA에 로드되는지 결정하는 LED 시퀀스를 표시하기 위해 켜집니다. LED 설정에 대해서는 표 2–6을 참조하십시오. |
| D1~D10 | 이더넷 LED | 연결 속도는 물론 전송 또는 수신 활동을 표시하기 위해 켜집니다. |
| 디20, 디21 | HSMC 포트 LED | 전송 또는 수신 활동을 나타내도록 이러한 LED를 구성할 수 있습니다. |
| 디22 | HSMC 포트 존재 LED | 도터 카드가 HSMC 포트에 연결되면 켜집니다. |
| 디15, 디16 | USB-UART LED | USB-UART 송신기와 수신기가 사용 중일 때 켜집니다. |
| 디23, 디24 | 직렬 UART LED | UART 송신기와 수신기가 사용 중일 때 켜집니다. |
| 시계 회로 | ||
|
X1 |
프로그래밍 가능 발진기 |
기본 주파수가 125MHz인 프로그래밍 가능 발진기. 주파수는 MAX V CPLD 5M2210 시스템 컨트롤러에서 실행되는 클록 제어 GUI를 사용하여 프로그래밍할 수 있습니다. |
| U4 | 50MHz 발진기 | 범용 로직용 50.000MHz 수정 발진기. |
| X3 | 100MHz 발진기 | MAX V CPLD 100.000M5 시스템 컨트롤러용 2210MHz 수정 발진기. |
| J2, J3 | 클록 입력 SMA 커넥터 | LVDS 호환 클록 입력을 클록 멀티플렉서 버퍼로 구동합니다. |
| J4 | 클록 출력 SMA 커넥터 | FPGA에서 2.5V CMOS 클록 출력을 구동합니다. |
| 일반적인 사용자 입력/출력 | ||
| D28~D31 | 사용자 LED | 4개의 사용자 LED. 낮게 구동되면 켜집니다. |
| SW3 | 사용자 딥 스위치 | 쿼드 사용자 DIP 스위치. 스위치가 ON이면 논리 0이 선택됩니다. |
| S4 | CPU 재설정 푸시 버튼 | FPGA 로직을 재설정하십시오. |
| S3 | MAX V 리셋 푸시 버튼 | MAX V CPLD 5M2210 시스템 컨트롤러를 재설정합니다. |
| 시즌5~시즌8 | 일반 사용자 푸시 버튼 | 4개의 사용자 푸시 버튼. 누르면 낮게 구동됩니다. |
| 메모리 장치 | ||
| U7, U8 | DDR3 x32 메모리 | 256비트 데이터 버스를 갖춘 3개의 16MB DDRXNUMX SDRAM. |
| U9 | LPDDR2 x 16 메모리 | 512비트 버스가 있는 2MB LPDDR 32 SDRAM, 이 보드에서는 16비트 버스만 사용됩니다. |
표 2-1. 보드 구성요소(3/3부)
| 판자 참조 | 유형 | 설명 |
| 우10 | 플래시 x16 메모리 | 비휘발성 메모리용 512비트 데이터 버스를 갖춘 16Mb 동기식 플래시 장치입니다. |
| 우11 | SSRAM x16 메모리 | 18비트 데이터 버스 및 12비트 패리티를 갖춘 4Mb 표준 동기 RAM. |
| 우12 | 이이이프롬 | 64Mb I2C 직렬 EEPROM. |
| 의사소통 포트 | ||
| J1 | HSMC 포트 | HSMC 사양당 84개의 CMOS 또는 17개의 LVDS 채널을 제공합니다. |
|
J11 |
기가비트 이더넷 포트 |
RGMII 모드에서 Marvell 45E10 PHY 및 FPGA 기반 Altera Triple Speed Ethernet MegaCore 기능을 통해 100/1000/88 이더넷 연결을 제공하는 RJ-1111 커넥터입니다. |
| J12 | 직렬 UART 포트 | RS-9 직렬 UART 채널을 구현하기 위한 RS-232 트랜시버가 있는 DSUB 232핀 커넥터입니다. |
| J13 | USB-UART 포트 | 직렬 UART 인터페이스용 USB-UART 브리지가 있는 USB 커넥터입니다. |
| J15, J16 | 디버그 헤더 | 디버그 목적을 위한 2×8 헤더 XNUMX개. |
| 비디오 및 표시하다 포트 | ||
| J14 | 문자 LCD | 16개의 스탠드오프와 함께 제공된 2자 × XNUMX라인 LCD 모듈과 인터페이스하는 커넥터입니다. |
| 힘 공급 | ||
| J17 | DC 입력 잭 | 14~20V DC 전원 공급 장치를 수용합니다. |
| SW5 | 전원 스위치 | DC 입력 잭에서 전원이 공급될 때 보드의 전원을 켜거나 끄도록 전환합니다. |
주요 장치: Cyclone VE FPGA
Cyclone VE FPGA 개발 보드는 5핀 FBGA 패키지의 Cyclone VE FPGA 7CEFA31F7I1N 장치(U896)를 갖추고 있습니다.
Cyclone V 장치 제품군에 대한 자세한 내용은 Cyclone V 장치 핸드북을 참조하세요.
표 2–2에서는 Cyclone VE FPGA 5CEFA7F31I7N 장치의 기능을 설명합니다.
표 2–2. Cyclone VE FPGA 기능
| 의연금 | 동등한 그만큼 | M10K 숫양 블록 | 총 RAM (킬로비트) | 18비트 × 18비트 승수 | PLL | 패키지 유형 |
| 56,480 | 149,500 | 6,860 | 836 | 312 | 7 | 896핀 FBGA |
I/O 리소스
Cyclone VE FPGA 5CEFA7F31I7N 장치에는 총 480개의 사용자 I/O가 있습니다. 표 2-3에는 보드의 기능별 Cyclone VE FPGA I/O 핀 수와 사용법이 나열되어 있습니다.
표 2–3. Cyclone VE FPGA I/O 핀 수
| 기능 | 입출력 기준 | 입출력 세다 | 특별한 다리 |
| DDR3 | 1.5V SSTL | 71 | 차동 x4 DQS 핀 XNUMX개 |
| 2세대 | 1.2V HSUL | 37 | 차동 x2 DQS 핀 XNUMX개 |
| 플래시, SSRAM, EEPROM 및 MAX V
FSM 버스 |
2.5V CMOS, 3.3V LVCMOS | 69 | — |
| HSMC 포트 | 2.5V CMOS + LVDS | 79 | 17 LVDS, I2C |
| 기가비트 이더넷 포트 | 2.5V CMOS | 42 | — |
| 내장형 USB 블래스터 II | 2.5V CMOS | 20 | — |
| 디버그 헤더 | 1.5V, 2.5V | 20 | — |
| 유아트 | 3.3V LVTTL | 4 | — |
| USB-UART | 2.5V CMOS | 12 | — |
| 푸시 버튼 | 2.5V CMOS | 5 | DEV_CLRn 핀 1개 |
| DIP 스위치 | 2.5V CMOS | 4 | — |
| 문자 LCD | 2.5V CMOS | 11 | — |
| LED | 2.5V CMOS | 9 | — |
| 클록 또는 발진기 | 2.5V CMOS + LVDS | 12 | 시계 출력 핀 1개 |
| 총 입출력 사용된: | 395 | ||
MAX V CPLD 5M2210 시스템 컨트롤러
이 보드는 다음과 같은 목적으로 Altera MAX V CPLD인 5M2210 시스템 컨트롤러를 활용합니다.
- 플래시에서 FPGA 구성
- 전력 측정
- 원격 시스템 업데이트를 위한 제어 및 상태 레지스터
그림 2–2는 MAX V CPLD 5M2210 시스템 컨트롤러의 기능과 외부 회로 연결을 블록 다이어그램으로 보여줍니다.\
그림 2–2. MAX V CPLD 5M2210 시스템 컨트롤러 블록 선도
표 2–4에는 MAX V CPLD 5M2210 시스템 컨트롤러에 있는 I/O 신호가 나열되어 있습니다. 신호 이름과 기능은 MAX V 장치와 관련이 있습니다.
Ex를 다운로드할 수 있습니다.ampAltera Design Store의 다음 표에 따라 핀 위치와 할당이 완료된 파일 디자인. Cyclone VE FPGA 개발 키트의 Design Ex 아래amp파일에서 Cyclone VE FPGA Development Kit Baseline Pinout을 클릭합니다.
표 2–4. MAX V CPLD 5M2210 시스템 컨트롤러 장치 핀아웃(1/5)
| 판자 참조 (U13) | 개략도 신호 이름 | 입출력 기준 | 설명 |
| N4 | 5M2210_JTAG_TMS | 3.3 대 | 맥스 VJTAG 티엠에스 |
| E9 | CLK50_EN | 2.5 대 | 50MHz 발진기 활성화 |
| H12 | CLK_CONFIG | 2.5 대 | 100MHz 구성 클록 입력 |
| A15 | CLK_ENABLE | 2.5 대 | 클록 발진기 활성화용 DIP 스위치 |
| A13 | CLK_SEL | 2.5 대 | 클록 선택용 DIP 스위치 - SMA 또는 발진기 |
| J12 | CLKIN_50_MAXV | 2.5 대 | 50MHz 클록 입력 |
| D9 | CLOCK_SCL | 2.5 대 | 프로그래밍 가능 발진기 I2C 클록 |
| C9 | CLOCK_SDA | 2.5 대 | 프로그래밍 가능 발진기 I2C 데이터 |
| 디10 | CPU_RESETN | 2.5 대 | FPGA 재설정 푸시 버튼 |
| 피12 | EXTRA_SIG0 | 2.5 대 | 내장형 USB-Blaster II 인터페이스. 향후 사용을 위해 예약됨 |
| T13 | EXTRA_SIG1 | 2.5 대 | 내장형 USB-Blaster II 인터페이스. 향후 사용을 위해 예약됨 |
| T15 | EXTRA_SIG2 | 2.5 대 | 내장형 USB-Blaster II 인터페이스. 향후 사용을 위해 예약됨 |
| A2 | FACTORY_LOAD | 2.5 대 | 전원을 켤 때 공장 또는 사용자 설계를 로드하는 DIP 스위치 |
표 2–4. MAX V CPLD 5M2210 시스템 컨트롤러 장치 핀아웃(2/5)
| 판자 참조 (U13) | 개략도 신호 이름 | 입출력 기준 | 설명 |
| R14 | FACTORY_REQUEST | 2.5 대 | FACTORY 명령 전송을 위한 내장형 USB-Blaster II 요청 |
| N12 | 공장_상태 | 2.5 대 | 내장형 USB-Blaster II FACTORY 명령 상태 |
| C8 | FAN_FORCE_ON | 2.5 대 | 팬을 켜거나 끄는 DIP 스위치 |
| N7 | FLASH_ADVN | 2.5 대 | FSM 버스 플래시 메모리 주소 유효 |
| R5 | FLASH_CEN | 2.5 대 | FSM 버스 플래시 메모리 칩 활성화 |
| R6 | FLASH_CLK | 2.5 대 | FSM 버스 플래시 메모리 클럭 |
| M6 | FLASH_OEN | 2.5 대 | FSM 버스 플래시 메모리 출력 활성화 |
| T5 | FLASH_RDYBSYN | 2.5 대 | FSM 버스 플래시 메모리 준비됨 |
| P7 | FLASH_RESETN | 2.5 대 | FSM 버스 플래시 메모리 재설정 |
| N6 | FLASH_WEN | 2.5 대 | FSM 버스 플래시 메모리 쓰기 가능 |
| K1 | FPGA_CONF_DONE | 3.3 대 | FPGA 구성 완료 LED |
| D3 | FPGA_CONFIG_D0 | 3.3 대 | FPGA 구성 데이터 |
| C2 | FPGA_CONFIG_D1 | 3.3 대 | FPGA 구성 데이터 |
| C3 | FPGA_CONFIG_D2 | 3.3 대 | FPGA 구성 데이터 |
| E3 | FPGA_CONFIG_D3 | 3.3 대 | FPGA 구성 데이터 |
| D2 | FPGA_CONFIG_D4 | 3.3 대 | FPGA 구성 데이터 |
| E4 | FPGA_CONFIG_D5 | 3.3 대 | FPGA 구성 데이터 |
| D1 | FPGA_CONFIG_D6 | 3.3 대 | FPGA 구성 데이터 |
| E5 | FPGA_CONFIG_D7 | 3.3 대 | FPGA 구성 데이터 |
| F3 | FPGA_CONFIG_D8 | 3.3 대 | FPGA 구성 데이터 |
| E1 | FPGA_CONFIG_D9 | 3.3 대 | FPGA 구성 데이터 |
| F4 | FPGA_CONFIG_D10 | 3.3 대 | FPGA 구성 데이터 |
| F2 | FPGA_CONFIG_D11 | 3.3 대 | FPGA 구성 데이터 |
| F1 | FPGA_CONFIG_D12 | 3.3 대 | FPGA 구성 데이터 |
| F6 | FPGA_CONFIG_D13 | 3.3 대 | FPGA 구성 데이터 |
| G2 | FPGA_CONFIG_D14 | 3.3 대 | FPGA 구성 데이터 |
| G3 | FPGA_CONFIG_D15 | 3.3 대 | FPGA 구성 데이터 |
| K4 | FPGA_MAX_DCLK | 3.3 대 | FPGA 구성 클럭 |
| J3 | FPGA_DCLK | 3.3 대 | FPGA 구성 클럭 |
| N1 | FPGA_NCONFIG | 3.3 대 | FPGA 구성 활성 |
| J4 | FPGA_NSTATUS | 3.3 대 | FPGA 구성 준비 |
| H1 | FPGA_PR_DONE | 3.3 대 | FPGA 부분 재구성 완료 |
| P2 | FPGA_PR_ERROR | 3.3 대 | FPGA 부분 재구성 오류 |
| E2 | FPGA_PR_READY | 3.3 대 | FPGA 부분 재구성 준비됨 |
| F5 | FPGA_PR_REQUEST | 3.3 대 | FPGA 부분 재구성 요청 |
| L5 | FPGA_MAX_NCS | 3.3 대 | FPGA 구성 칩 선택 |
| E14 | FSM_A1 | 2.5 대 | FSM 주소 버스 |
| C14 | FSM_A2 | 2.5 대 | FSM 주소 버스 |
표 2–4. MAX V CPLD 5M2210 시스템 컨트롤러 장치 핀아웃(3/5)
| 판자 참조 (U13) | 개략도 신호 이름 | 입출력 기준 | 설명 |
| C15 | FSM_A3 | 2.5 대 | FSM 주소 버스 |
| E13 | FSM_A4 | 2.5 대 | FSM 주소 버스 |
| E12 | FSM_A5 | 2.5 대 | FSM 주소 버스 |
| 디15 | FSM_A6 | 2.5 대 | FSM 주소 버스 |
| F14 | FSM_A7 | 2.5 대 | FSM 주소 버스 |
| 디16 | FSM_A8 | 2.5 대 | FSM 주소 버스 |
| F13 | FSM_A9 | 2.5 대 | FSM 주소 버스 |
| E15 | FSM_A10 | 2.5 대 | FSM 주소 버스 |
| E16 | FSM_A11 | 2.5 대 | FSM 주소 버스 |
| F15 | FSM_A12 | 2.5 대 | FSM 주소 버스 |
| G14 | FSM_A13 | 2.5 대 | FSM 주소 버스 |
| F16 | FSM_A14 | 2.5 대 | FSM 주소 버스 |
| G13 | FSM_A15 | 2.5 대 | FSM 주소 버스 |
| G15 | FSM_A16 | 2.5 대 | FSM 주소 버스 |
| G12 | FSM_A17 | 2.5 대 | FSM 주소 버스 |
| G16 | FSM_A18 | 2.5 대 | FSM 주소 버스 |
| H14 | FSM_A19 | 2.5 대 | FSM 주소 버스 |
| H20 | FSM_A20 | 2.5 대 | FSM 주소 버스 |
| H13 | FSM_A21 | 2.5 대 | FSM 주소 버스 |
| H16 | FSM_A22 | 2.5 대 | FSM 주소 버스 |
| J13 | FSM_A23 | 2.5 대 | FSM 주소 버스 |
| J16 | FSM_A24 | 2.5 대 | FSM 주소 버스 |
| T2 | FSM_A25 | 2.5 대 | FSM 주소 버스 |
| P5 | FSM_A26 | 2.5 대 | FSM 주소 버스 |
| J14 | FSM_D0 | 2.5 대 | FSM 데이터 버스 |
| J15 | FSM_D1 | 2.5 대 | FSM 데이터 버스 |
| 케이16 | FSM_D2 | 2.5 대 | FSM 데이터 버스 |
| 케이13 | FSM_D3 | 2.5 대 | FSM 데이터 버스 |
| 케이15 | FSM_D4 | 2.5 대 | FSM 데이터 버스 |
| 케이14 | FSM_D5 | 2.5 대 | FSM 데이터 버스 |
| L16 | FSM_D6 | 2.5 대 | FSM 데이터 버스 |
| L11 | FSM_D7 | 2.5 대 | FSM 데이터 버스 |
| L15 | FSM_D8 | 2.5 대 | FSM 데이터 버스 |
| L12 | FSM_D9 | 2.5 대 | FSM 데이터 버스 |
| M16 | FSM_D10 | 2.5 대 | FSM 데이터 버스 |
| L13 | FSM_D11 | 2.5 대 | FSM 데이터 버스 |
| M15 | FSM_D12 | 2.5 대 | FSM 데이터 버스 |
| L14 | FSM_D13 | 2.5 대 | FSM 데이터 버스 |
| N16 | FSM_D14 | 2.5 대 | FSM 데이터 버스 |
표 2–4. MAX V CPLD 5M2210 시스템 컨트롤러 장치 핀아웃(4/5)
| 판자 참조 (U13) | 개략도 신호 이름 | 입출력 기준 | 설명 |
| M13 | FSM_D15 | 2.5 대 | FSM 데이터 버스 |
| B8 | HSMA_PRSNTN | 2.5 대 | HSMC 포트 존재 |
| L6 | JTAG_5M2210_TDI | 3.3 대 | MAX V CPLD JTAG 데이터 연결 |
| M5 | JTAG_5M2210_TDO | 3.3 대 | MAX V CPLD JTAG 데이터 체인 아웃 |
| P3 | JTAG_TCK | 3.3 대 | JTAG 체인 시계 |
| 피11 | M570_CLOCK | 2.5 대 | FACTORY 명령 전송을 위해 내장형 USB-Blaster II에 대한 25MHz 클록 |
| M1 | M570_JTAG_KO | 3.3 대 | 내장된 USB-Blaster II를 비활성화하는 낮은 신호 |
| 피10 | MAX5_BEN0 | 2.5 대 | FSM 버스 MAX V 바이트 활성화 0 |
| R11 | MAX5_BEN1 | 2.5 대 | FSM 버스 MAX V 바이트 활성화 1 |
| T12 | MAX5_BEN2 | 2.5 대 | FSM 버스 MAX V 바이트 활성화 2 |
| N11 | MAX5_BEN3 | 2.5 대 | FSM 버스 MAX V 바이트 활성화 3 |
| T11 | MAX5_CLK | 2.5 대 | FSM 버스 MAX V 클록 |
| R10 | MAX5_CSN | 2.5 대 | FSM 버스 MAX V 칩 선택 |
| M10 | MAX5_OEN | 2.5 대 | FSM 버스 MAX V 출력 활성화 |
| N10 | MAX5_WEN | 2.5 대 | FSM 버스 MAX V 쓰기 활성화 |
| E11 | MAX_CONF_DONEN | 2.5 대 | 내장형 USB-Blaster II 구성 완료 LED |
| A4 | MAX_ERROR | 2.5 대 | FPGA 구성 오류 LED |
| A6 | 최대 하중 | 2.5 대 | FPGA 구성 활성 LED |
| M9 | MAX_RESETN | 2.5 대 | MAX V 리셋 푸시 버튼 |
| B7 | 과열 | 2.5 대 | 온도 모니터 팬 활성화 |
| 디12 | PGM_CONFIG | 2.5 대 | PGM LED로 식별된 플래시 메모리 이미지를 로드합니다. |
| B14 | PGM_LED0 | 2.5 대 | 플래시 메모리 PGM 선택 표시기 0 |
| C13 | PGM_LED1 | 2.5 대 | 플래시 메모리 PGM 선택 표시기 1 |
| B16 | PGM_LED2 | 2.5 대 | 플래시 메모리 PGM 선택 표시기 2 |
| B13 | PGM_SEL | 2.5 대 | PGM_LED[2:0] LED 시퀀스를 토글합니다. |
| H4 | PSAS_CSn | 3.3 대 | AS 구성 칩 선택 |
| G1 | PSAS_DCLK | 3.3 대 | AS 구성 시계 |
| G4 | PSAS_CONF_DONE | 3.3 대 | AS 구성 완료 |
| H2 | PSAS_CONFIGn | 3.3 대 | AS 구성 활성 |
| G5 | PSAS_DATA1 | 3.3 대 | AS 구성 데이터 |
| H3 | PSAS_DATA0_ASD0 | 3.3 대 | AS 구성 데이터 |
| J1 | PSAS_CEn | 3.3 대 | AS 구성 칩 활성화 |
| R12 | 보안_모드 | 2.5 대 | 전원을 켤 때 FACTORY 명령을 보내는 내장형 USB-Blaster II용 DIP 스위치 |
| E7 | SENSE_CS0N | 2.5 대 | 전력 모니터 칩 선택 |
| A5 | SENSE_SCK | 2.5 대 | 전력 모니터 SPI 클록 |
| D7 | SENSE_SDI | 2.5 대 | 전원 모니터 SPI 데이터 |
| B6 | SENSE_SDO | 2.5 대 | 전원 모니터 SPI 데이터 출력 |
표 2–4. MAX V CPLD 5M2210 시스템 컨트롤러 장치 핀아웃(5/5)
| 판자 참조 (U13) | 개략도 신호 이름 | 입출력 기준 | 설명 |
| M13 | FSM_D15 | 2.5 대 | FSM 데이터 버스 |
| B8 | HSMA_PRSNTN | 2.5 대 | HSMC 포트 존재 |
| L6 | JTAG_5M2210_TDI | 3.3 대 | MAX V CPLD JTAG 데이터 연결 |
| M5 | JTAG_5M2210_TDO | 3.3 대 | MAX V CPLD JTAG 데이터 체인 아웃 |
| P3 | JTAG_TCK | 3.3 대 | JTAG 체인 시계 |
| 피11 | M570_CLOCK | 2.5 대 | FACTORY 명령 전송을 위해 내장형 USB-Blaster II에 대한 25MHz 클록 |
| M1 | M570_JTAG_KO | 3.3 대 | 내장된 USB-Blaster II를 비활성화하는 낮은 신호 |
| 피10 | MAX5_BEN0 | 2.5 대 | FSM 버스 MAX V 바이트 활성화 0 |
| R11 | MAX5_BEN1 | 2.5 대 | FSM 버스 MAX V 바이트 활성화 1 |
| T12 | MAX5_BEN2 | 2.5 대 | FSM 버스 MAX V 바이트 활성화 2 |
| N11 | MAX5_BEN3 | 2.5 대 | FSM 버스 MAX V 바이트 활성화 3 |
| T11 | MAX5_CLK | 2.5 대 | FSM 버스 MAX V 클록 |
| R10 | MAX5_CSN | 2.5 대 | FSM 버스 MAX V 칩 선택 |
| M10 | MAX5_OEN | 2.5 대 | FSM 버스 MAX V 출력 활성화 |
| N10 | MAX5_WEN | 2.5 대 | FSM 버스 MAX V 쓰기 활성화 |
| E11 | MAX_CONF_DONEN | 2.5 대 | 내장형 USB-Blaster II 구성 완료 LED |
| A4 | MAX_ERROR | 2.5 대 | FPGA 구성 오류 LED |
| A6 | 최대 하중 | 2.5 대 | FPGA 구성 활성 LED |
| M9 | MAX_RESETN | 2.5 대 | MAX V 리셋 푸시 버튼 |
| B7 | 과열 | 2.5 대 | 온도 모니터 팬 활성화 |
| 디12 | PGM_CONFIG | 2.5 대 | PGM LED로 식별된 플래시 메모리 이미지를 로드합니다. |
| B14 | PGM_LED0 | 2.5 대 | 플래시 메모리 PGM 선택 표시기 0 |
| C13 | PGM_LED1 | 2.5 대 | 플래시 메모리 PGM 선택 표시기 1 |
| B16 | PGM_LED2 | 2.5 대 | 플래시 메모리 PGM 선택 표시기 2 |
| B13 | PGM_SEL | 2.5 대 | PGM_LED[2:0] LED 시퀀스를 토글합니다. |
| H4 | PSAS_CSn | 3.3 대 | AS 구성 칩 선택 |
| G1 | PSAS_DCLK | 3.3 대 | AS 구성 시계 |
| G4 | PSAS_CONF_DONE | 3.3 대 | AS 구성 완료 |
| H2 | PSAS_CONFIGn | 3.3 대 | AS 구성 활성 |
| G5 | PSAS_DATA1 | 3.3 대 | AS 구성 데이터 |
| H3 | PSAS_DATA0_ASD0 | 3.3 대 | AS 구성 데이터 |
| J1 | PSAS_CEn | 3.3 대 | AS 구성 칩 활성화 |
| R12 | 보안_모드 | 2.5 대 | 전원을 켤 때 FACTORY 명령을 보내는 내장형 USB-Blaster II용 DIP 스위치 |
| E7 | SENSE_CS0N | 2.5 대 | 전력 모니터 칩 선택 |
| A5 | SENSE_SCK | 2.5 대 | 전력 모니터 SPI 클록 |
| D7 | SENSE_SDI | 2.5 대 | 전원 모니터 SPI 데이터 |
| B6 | SENSE_SDO | 2.5 대 | 전원 모니터 SPI 데이터 출력 |
FPGA 구성
이 섹션에서는 Cyclone VE FPGA 개발 보드에서 지원하는 FPGA, 플래시 메모리 및 MAX V CPLD 5M2210 시스템 컨트롤러 장치 프로그래밍 방법에 대해 설명합니다.
Cyclone VE FPGA 개발 보드는 다음 구성 방법을 지원합니다.
- 임베디드 USB-Blaster II는 J의 Quartus II 프로그래머를 사용하여 FPGA를 구성하는 기본 방법입니다.TAG 제공된 USB 케이블을 사용하여 모드를 설정하세요.
- 전원을 켜거나 프로그램 구성 푸시 버튼(S1)을 누를 때 플래시 메모리에 저장된 이미지를 사용하여 FPGA를 구성하기 위한 플래시 메모리 다운로드.
- J에 연결되는 외부 USB 블래스터를 사용하여 FPGA를 구성하기 위한 외부 USB 블래스터TAG 체인 헤더(J4).
- AS x1 또는 AS x4 구성 체계를 지원하는 직렬 또는 쿼드 직렬 FPGA 구성을 위한 EPCQ 장치입니다.
임베디드 USB-Blaster II를 통한 FPGA 프로그래밍
이 구성 방법은 USB Type-B 커넥터(J10), USB 2.0 PHY 장치(U18) 및 Altera MAX II CPLD EPM570GF100I5N(U16)을 구현하여 USB 케이블을 사용하여 FPGA 구성을 허용합니다. 이 USB 케이블은 보드의 USB Type-B 커넥터와 Quartus II 소프트웨어를 실행하는 PC의 USB 포트를 직접 연결합니다.
MAX II CPLD EPM570GF100I5N에 내장된 USB-Blaster II는 일반적으로 J를 마스터합니다.TAG 체인.
그림 2–3은 J를 보여줍니다.TAG 체인.
JTAG 체인 제어 DIP 스위치(SW2)는 그림 2-3에 표시된 점퍼를 제어합니다.
체인의 장치나 인터페이스를 연결하려면 해당 스위치가 OFF 위치에 있어야 합니다. 체인에 FPGA만 있도록 하려면 모든 스위치를 ON 위치로 밀어 넣으세요.
MAX V CPLD 5M2210 시스템 컨트롤러는 J에 있어야 합니다.TAG 일부 GUI 인터페이스를 사용하기 위한 체인입니다.
표 2–5에는 USB 2.0 PHY 회로도 신호 이름과 해당 Cyclone VE FPGA 핀 번호가 나열되어 있습니다.
표 2–5. USB 2.0 PHY 회로도 신호 이름 및 기능(1/2)
| 보드 참조 (U18) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| C1 | 24M_XTALIN | — | 3.3 대 | 수정 발진기 입력 |
| C2 | 24M_XTALOUT | — | 3.3 대 | 수정 발진기 출력 |
| E1 | FX2_D_N | — | 3.3 대 | USB 2.0 PHY 데이터 |
| E2 | FX2_D_P | — | 3.3 대 | USB 2.0 PHY 데이터 |
| H7 | FX2_FLAGA | — | 3.3 대 | 슬레이브 FIFO 출력 상태 |
표 2–5. USB 2.0 PHY 회로도 신호 이름 및 기능(2/2)
| 보드 참조 (U18) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| G7 | FX2_FLAGB | — | 3.3 대 | 슬레이브 FIFO 출력 상태 |
| H8 | FX2_FLAGC | — | 3.3 대 | 슬레이브 FIFO 출력 상태 |
| G6 | FX2_PA1 | — | 3.3 대 | USB 2.0 PHY 포트 A 인터페이스 |
| F8 | FX2_PA2 | — | 3.3 대 | USB 2.0 PHY 포트 A 인터페이스 |
| F7 | FX2_PA3 | — | 3.3 대 | USB 2.0 PHY 포트 A 인터페이스 |
| F6 | FX2_PA4 | — | 3.3 대 | USB 2.0 PHY 포트 A 인터페이스 |
| C8 | FX2_PA5 | — | 3.3 대 | USB 2.0 PHY 포트 A 인터페이스 |
| C7 | FX2_PA6 | — | 3.3 대 | USB 2.0 PHY 포트 A 인터페이스 |
| C6 | FX2_PA7 | — | 3.3 대 | USB 2.0 PHY 포트 A 인터페이스 |
| H3 | FX2_PB0 | — | 3.3 대 | USB 2.0 PHY 포트 B 인터페이스 |
| F4 | FX2_PB1 | — | 3.3 대 | USB 2.0 PHY 포트 B 인터페이스 |
| H4 | FX2_PB2 | — | 3.3 대 | USB 2.0 PHY 포트 B 인터페이스 |
| G4 | FX2_PB3 | — | 3.3 대 | USB 2.0 PHY 포트 B 인터페이스 |
| H5 | FX2_PB4 | — | 3.3 대 | USB 2.0 PHY 포트 B 인터페이스 |
| G5 | FX2_PB5 | — | 3.3 대 | USB 2.0 PHY 포트 B 인터페이스 |
| F5 | FX2_PB6 | — | 3.3 대 | USB 2.0 PHY 포트 B 인터페이스 |
| H6 | FX2_PB7 | — | 3.3 대 | USB 2.0 PHY 포트 B 인터페이스 |
| A8 | FX2_PD0 | — | 3.3 대 | USB 2.0 PHY 포트 D 인터페이스 |
| A7 | FX2_PD1 | — | 3.3 대 | USB 2.0 PHY 포트 D 인터페이스 |
| B6 | FX2_PD2 | — | 3.3 대 | USB 2.0 PHY 포트 D 인터페이스 |
| A6 | FX2_PD3 | — | 3.3 대 | USB 2.0 PHY 포트 D 인터페이스 |
| B3 | FX2_PD4 | — | 3.3 대 | USB 2.0 PHY 포트 D 인터페이스 |
| A3 | FX2_PD5 | — | 3.3 대 | USB 2.0 PHY 포트 D 인터페이스 |
| C3 | FX2_PD6 | — | 3.3 대 | USB 2.0 PHY 포트 D 인터페이스 |
| A2 | FX2_PD7 | — | 3.3 대 | USB 2.0 PHY 포트 D 인터페이스 |
| B8 | FX2_RESETN | V21 | 3.3 대 | 내장형 USB 블래스터 하드 리셋 |
| F3 | FX2_SCL | — | 3.3 대 | USB 2.0 PHY 직렬 클록 |
| G3 | FX2_SDA | — | 3.3 대 | USB 2.0 PHY 직렬 데이터 |
| A1 | FX2_SLRDN | — | 3.3 대 | 슬레이브 FIFO용 스트로브 읽기 |
| B1 | FX2_SLWRN | — | 3.3 대 | 슬레이브 FIFO용 스트로브 쓰기 |
| B7 | FX2_WAKEUP | — | 3.3 대 | USB 2.0 PHY 웨이크 신호 |
| G2 | USB_CLK | AA23 | 3.3 대 | USB 2.0 PHY 48MHz 인터페이스 클록 |
플래시 메모리를 이용한 FPGA 프로그래밍
플래시 메모리 프로그래밍은 다양한 방법으로 가능합니다. 기본 방법은 공장 설계인 보드 업데이트 포털을 사용하는 것입니다. 이 디자인은 임베디드입니다. web보드 업데이트 포털을 제공하는 서버 web 페이지. web 페이지를 사용하면 업계 표준 S-Record에서 하드웨어, 소프트웨어 또는 둘 다를 포함하는 새로운 FPGA 설계를 선택할 수 있습니다. File (.flash) 및 네트워크를 통해 플래시 메모리의 사용자 하드웨어 페이지(1페이지)에 설계를 씁니다.
두 번째 방법은 개발 키트에 포함된 사전 구축된 병렬 플래시 로더(PFL) 설계를 사용하는 것입니다. 개발 보드는 플래시 메모리 프로그래밍을 위해 Altera PFL 메가 기능을 구현합니다. PFL 메가기능은 Altera 프로그래밍 가능 논리 장치(FPGA 또는 CPLD)에 프로그래밍되는 논리 블록입니다. PFL은 호환되는 플래시 메모리 장치에 쓰기 위한 유틸리티 역할을 합니다. 이 사전 구축된 설계에는 Quartus II 소프트웨어를 사용하여 USB 인터페이스를 통해 페이지 0, 페이지 1 또는 기타 플래시 메모리 영역을 쓸 수 있는 PFL 메가 기능이 포함되어 있습니다. 이 방법은 개발 보드를 공장 기본 설정으로 복원하는 데 사용됩니다.
Nios® II 프로세서를 포함하여 플래시 메모리를 프로그래밍하는 다른 방법도 사용할 수 있습니다.
Nios II 프로세서에 대한 자세한 내용은 Altera의 Nios II 프로세서 페이지를 참조하세요. web대지.
전원을 켜거나 프로그램 구성 푸시 버튼 PGM_CONFIG(S1)을 누르면 MAX V CPLD 5M2210 시스템 컨트롤러의 PFL이 플래시 메모리에서 FPGA를 구성합니다. PFL 메가 기능은 플래시 메모리에서 16비트 데이터를 읽고 이를 FPP(Fast Passive Parallel) 형식으로 변환합니다. 이 16비트 데이터는 구성 중에 FPGA의 전용 구성 핀에 기록됩니다.
PGM_CONFIG 푸시 버튼(S1)을 누르면 PGM_LED[2:0](D25, D26, D27)이 켜지는 하드웨어 페이지가 있는 FPGA가 로드됩니다. 표 2–6에는 PGM_CONFIG 푸시 버튼을 누를 때 로드되는 디자인이 나열되어 있습니다.
표 2–6. PGM_LED 설정 (1)
| PGM_LED0 (D25) | PGM_LED1 (D26) | PGM_LED2 (D27) | 설계 |
| ON | 끄다 | 끄다 | 공장 하드웨어 |
| 끄다 | ON | 끄다 | 사용자 하드웨어 1 |
| 끄다 | 끄다 | ON | 사용자 하드웨어 2 |
그림 2-4는 PFL 구성을 보여줍니다.
다음 주제에 대한 자세한 내용은 해당 문서를 참조하십시오.
- 보드 업데이트 포털, PFL 설계 및 플래시 메모리 맵 스토리지는 Cyclone VE FPGA 개발 키트 사용자 가이드를 참조하세요.
- PFL 메가 기능은 병렬 플래시 로더 메가 기능 사용자 가이드를 참조하세요.
외부 USB 블래스터를 통한 FPGA 프로그래밍
JTAG 체인 헤더는 PC에서 실행되는 Quartus II 프로그래머와 함께 외부 USB-Blaster 장치를 사용하여 FPGA를 구성하는 또 다른 방법을 제공합니다. J 사이의 논쟁을 방지하기 위해TAG 마스터의 경우, 외부 USB 블래스터를 J에 연결하면 내장된 USB 블래스터가 자동으로 비활성화됩니다.TAG J를 통한 사슬TAG 체인 헤더.
EPCQ를 사용한 FPGA 프로그래밍
비휘발성 메모리를 갖춘 저가형 ECPQ 장치는 간단한 1핀 인터페이스와 소형 폼 팩터가 특징입니다. ECPQ는 AS x4 및 x1 모드를 지원합니다. 기본적으로 이 보드에는 FPP 구성 체계 설정이 있습니다. 구성 방식을 AS 모드로 설정하려면 저항 재작업을 수행해야 합니다. 구성 방식을 변경하려면 MSEL DIP 스위치(SWXNUMX)를 사용하여 MSEL 설정을 구성하세요.
그림 2-5는 EPCQ와 Cyclone VE FPGA 간의 연결을 보여줍니다.
그림 2–5. EPCQ 구성
상태 요소
개발 보드에는 상태 LED가 포함되어 있습니다. 이 섹션에서는 상태 요소에 대해 설명합니다.
표 2–7에는 LED 보드 참조, 이름 및 기능 설명이 나열되어 있습니다.
표 2–7. 보드별 LED(1/2부)
| 판자 참조 | 개략도 신호 이름 | 입출력 기준 | 설명 |
| 디35 | 힘 | 5.0 대 | 파란색 LED. 5.0V 전원이 활성화되면 켜집니다. |
| 디19 | MAX_CONF_DONEn | 2.5 대 | 녹색 LED. FPGA가 성공적으로 구성되면 켜집니다. MAX V CPLD 5M2210 시스템 컨트롤러에 의해 구동됩니다. |
|
디17 |
MAX_ERROR |
2.5 대 |
빨간색 LED. MAX V CPLD 5M2210 시스템 컨트롤러가 FPGA 구성에 실패하면 켜집니다. MAX V CPLD 5M2210 시스템 컨트롤러에 의해 구동됩니다. |
|
디18 |
최대 하중 |
2.5 대 |
녹색 LED. MAX V CPLD 5M2210 시스템 컨트롤러가 FPGA를 적극적으로 구성하고 있을 때 켜집니다. MAX V CPLD 5M2210 시스템 컨트롤러에 의해 구동됩니다. |
| 디25
D26 D27 |
PGM_LED[0]
PGM_LED[1] PGM_LED[2] |
2.5 대 |
녹색 LED. PGM_SEL 푸시 버튼을 누를 때 플래시 메모리에서 로드되는 하드웨어 페이지를 나타내기 위해 켜집니다. |
표 2–7. 보드별 LED(2/2부)
| 판자 참조 | 개략도 신호 이름 | 입출력 기준 | 설명 |
| 디11, 디12
디13, 디14 |
JTAG_RX, 제이TAG_TX
SC_RX, SC_TX |
2.5 대 | 녹색 LED. USB-Blaster II 수신 및 전송 활동을 나타내기 위해 켜집니다. |
| D1 | ENETA_LED_TX | 2.5 대 | 녹색 LED. 이더넷 PHY 전송 활동을 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| D2 | ENETA_LED_RX | 2.5 대 | 녹색 LED. 이더넷 PHY 수신 활동을 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| D5 | ENETA_LED_LINK10 | 2.5 대 | 녹색 LED. 10Mbps 연결 속도로 연결된 이더넷을 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| D4 | ENETA_LED_LINK100 | 2.5 대 | 녹색 LED. 100Mbps 연결 속도로 연결된 이더넷을 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| D3 | ENETA_LED_LINK1000 | 2.5 대 | 녹색 LED. 1000Mbps 연결 속도로 연결된 이더넷을 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| 디19 | ENETB_LED_TX | 2.5 대 | 녹색 LED. 이더넷 PHY B 전송 활동을 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| 디22 | ENETB_LED_RX | 2.5 대 | 녹색 LED. 이더넷 PHY B 수신 활동을 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| 디24 | ENETB_LED_LINK10 | 2.5 대 | 녹색 LED. 10Mbps 연결 속도로 연결된 이더넷 B를 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| 디20 | ENETB_LED_LINK100 | 2.5 대 | 녹색 LED. 100Mbps 연결 속도로 연결된 이더넷 B를 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| 디21 | ENETB_LED_LINK1000 | 2.5 대 | 녹색 LED. 1000Mbps 연결 속도로 연결된 이더넷 B를 나타내기 위해 켜집니다. Marvell 88E1111 PHY로 구동됩니다. |
| 디15, 디16 | USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE | 2.5 대 | 녹색 LED. USB_UART 수신 및 전송 활동을 나타내기 위해 켜집니다. |
| 디23, 디24 | UART_RXD_LED, UART_TXD_LED | 2.5 대 | 녹색 LED. UART 수신 및 전송 활동을 나타내기 위해 켜집니다. |
|
D3 |
HSMA_PRSNTn |
3.3 대 |
녹색 LED. HSMC 포트에 보드나 케이블이 연결되어 핀 160이 접지되면 켜집니다. 추가 카드에 의해 구동됩니다. |
설정 요소
개발 보드에는 여러 종류의 설정 요소가 포함되어 있습니다. 이 섹션에서는 다음 설정 요소에 대해 설명합니다.
- 보드 설정 DIP 스위치
- JTAG 설정 딥 스위치
- CPU 재설정 푸시 버튼
- MAX V 리셋 푸시 버튼
- 프로그램 구성 푸시 버튼
- 프로그램 선택 푸시 버튼
DIP 스위치의 기본 설정에 대한 자세한 내용은 Cyclone VE FPGA 개발 키트 사용자 가이드를 참조하십시오.
보드 설정 DIP 스위치
보드 설정 DIP 스위치(SW4)는 보드 및 MAX V CPLD 5M2210 시스템 컨트롤러 로직 설계와 관련된 다양한 기능을 제어합니다. 표 2–8에는 스위치 제어 및 설명이 나열되어 있습니다.
표 2–8. 보드 설정 DIP 스위치 제어
| 스위치 | 개략도 신호 이름 | 설명 |
| 1 |
CLK_SEL |
ON: 프로그래밍 가능한 발진기 시계 선택
OFF : SMA 입력 클럭 선택 |
| 2 |
CLK_ENABLE |
ON: 온보드 발진기를 비활성화합니다.
OFF: 온보드 오실레이터 활성화 |
| 3 |
FACTORY_LOAD |
ON : 전원을 켤 때 플래시에서 사용자 디자인을 로드합니다.
OFF : 전원을 켤 때 플래시에서 공장 설계를 로드합니다. |
|
4 |
보안_모드 |
ON: 내장형 USB-Blaster II는 전원을 켤 때 FACTORY 명령을 보냅니다.
OFF: 내장형 USB-Blaster II는 전원을 켤 때 FACTORY 명령을 보내지 않습니다. |
JTAG 체인 제어 DIP 스위치
JTAG 체인 제어 DIP 스위치(SW2)는 활성 J의 장치를 제거하거나 포함합니다.TAG 체인. Cyclone VE FPGA는 항상 J에 있습니다.TAG 체인. 표 2–9에는 스위치 컨트롤과 해당 설명이 나열되어 있습니다.
표 2–9. 제이TAG 체인 제어 DIP 스위치
| 스위치 | 개략도 신호 이름 | 설명 |
| 1 |
5M2210_JTAG_KO |
ON: MAX V CPLD 5M2210 시스템 컨트롤러 바이패스
꺼짐: MAX V CPLD 5M2210 시스템 컨트롤러 인체인 |
| 2 |
HSMC_JTAG_KO |
ON : HSMC 포트 우회
OFF : HSMC 포트 인체인 |
| 3 |
FAN_FORCE_ON |
ON : 팬 활성화
OFF : 팬 비활성화 |
| 4 | 예약된 | 예약된 |
CPU 재설정 푸시 버튼
CPU 재설정 푸시 버튼인 CPU_RESETn(S4)은 Cyclone VE FPGA DEV_CLRn 핀에 대한 입력이며 MAX V CPLD 시스템 컨트롤러의 오픈 드레인 I/O입니다. 이 푸시 버튼은 FPGA 및 CPLD 로직 모두에 대한 기본 재설정입니다. MAX V CPLD 5M2210 시스템 컨트롤러는 POR(Power-On-Reset) 중에 이 푸시 버튼도 구동합니다.
MAX V 리셋 푸시 버튼
MAX V 재설정 푸시 버튼 MAX_RESETn(S3)은 MAX V CPLD 5M2210 시스템 컨트롤러에 대한 입력입니다. 이 푸시 버튼은 CPLD 로직의 기본 재설정입니다.
프로그램 구성 푸시 버튼
프로그램 구성 푸시 버튼 PGM_CONFIG(S1)은 MAX V CPLD 5M2210 시스템 컨트롤러에 대한 입력입니다. 이 입력은 플래시 메모리에서 FPGA 재구성을 강제합니다. 플래시 메모리의 위치는 프로그램 선택 푸시 버튼 PGM_SEL에 의해 제어되는 PGM_LED[2:0] 설정을 기반으로 합니다. 유효한 설정에는 FPGA 설계용으로 예약된 플래시 메모리의 세 페이지에 있는 PGM_LED0, PGM_LED1 또는 PGM_LED2가 포함됩니다.
프로그램 선택 푸시 버튼
프로그램 선택 푸시 버튼 PGM_SEL(S2)은 MAX V CPLD 5M2210 시스템 컨트롤러에 대한 입력입니다. 이 푸시 버튼은 FPGA를 구성하는 데 사용되는 플래시 메모리의 위치를 선택하는 PGM_LED[2:0] 시퀀스를 토글합니다. PGM_LED[2:6] 시퀀스 정의는 표 2–0을 참조하십시오.
클록 회로
이 섹션에서는 보드의 클럭 입력 및 출력에 대해 설명합니다.
온보드 발진기
개발 보드에는 50MHz, 100MHz 주파수의 발진기와 프로그래밍 가능한 발진기가 포함되어 있습니다.
그림 2-6은 Cyclone VE FPGA 개발 보드로 가는 모든 외부 클럭의 기본 주파수를 보여줍니다.
그림 2–6. Cyclone VE FPGA 개발 보드 클록
표 2–10에는 오실레이터, 해당 I/O 표준 및 볼륨이 나열되어 있습니다.tag개발 보드에 필요합니다.
표 2–10. 온보드 발진기
| 원천 | 개략도 신호 이름 | 빈도 | 입출력 기준 | 사이클론 VE FPGA 핀 번호 | 애플리케이션 |
| U4 | CLKIN_50_FPGA_TOP | 50.000MHz | 싱글 엔드 | L14 | 위쪽 및 오른쪽 가장자리 |
| CLKIN_50_FPGA_RIGHT | 피22 | ||||
| X3 | CLK_CONFIG | 100.000MHz | 2.5V CMOS | — | 빠른 FPGA 구성 |
|
X1 및 U3(버퍼) |
DIFF_CLKIN_TOP_125_P |
125.000MHz |
LVDS |
L15 |
위쪽 및 아래쪽 가장자리 |
| DIFF_CLKIN_TOP_125_N | 케이15 | ||||
| DIFF_CLKIN_BOT_125_P | AB17 | ||||
| DIFF_CLKIN_BOT_125_N | AB18 |
오프보드 클록 입력/출력
개발 보드에는 보드에서 구동할 수 있는 입력 및 출력 클럭이 있습니다. 출력 클럭은 FPGA 장치의 사양에 따라 다양한 레벨과 I/O 표준으로 프로그래밍될 수 있습니다.
표 2–11에는 개발 보드의 클럭 입력이 나열되어 있습니다.
표 2–11. 오프보드 클록 입력
|
원천 |
도식 신호 이름 |
입출력 기준 |
집진 장치 V E FPGA 핀
숫자 |
설명 |
| 영어: SMA (중간언어) | CLKIN_SMA_P | LVDS | — | LVDS 팬아웃 버퍼에 대한 입력입니다. |
| CLKIN_SMA_N | LVDS | — | ||
| 삼텍HSMC | HSMA_CLK_IN0 | 2.5 대 | AB16 | 설치된 HSMC 케이블 또는 보드의 단일 종단 입력. |
| 삼텍HSMC | HSMA_CLK_IN_P1 | LVDS/2.5-V | AB14 | 설치된 HSMC 케이블 또는 보드의 LVDS 입력. 2x LVTTL 입력도 지원할 수 있습니다. |
| HSMA_CLK_IN_N1 | LVDS/LVTTL | AC14 | ||
| 삼텍HSMC | HSMA_CLK_IN_P2 | LVDS/LVTTL | Y15 | 설치된 HSMC 케이블 또는 보드의 LVDS 입력. 2x LVTTL 입력도 지원할 수 있습니다. |
| HSMA_CLK_IN_N2 | LVDS/LVTTL | AA15 |
표 2–12에는 개발 보드의 클럭 출력이 나열되어 있습니다.
표 2–12. 오프보드 클록 출력
|
원천 |
도식 신호 이름 |
입출력 기준 |
집진 장치 V E FPGA 핀
숫자 |
설명 |
| 삼텍HSMC | HSMA_CLK_OUT0 | 2.5V CMOS | 에이제이14 | FPGA CMOS 출력(또는 GPIO) |
| 삼텍HSMC | HSMA_CLK_OUT_P1 | LVDS/2.5V CMOS | AE22 | LVDS 출력. 2x CMOS 출력도 지원할 수 있습니다. |
| HSMA_CLK_OUT_N1 | LVDS/2.5V CMOS | AF23 | ||
| 삼텍HSMC | HSMA_CLK_OUT_P2 | LVDS/2.5V CMOS | AG23 | LVDS 출력. 2x CMOS 출력도 지원할 수 있습니다. |
| HSMA_CLK_OUT_N2 | LVDS/2.5V CMOS | AH22 | ||
| 영어: SMA (중간언어) | CLKOUT_SMA | 2.5V CMOS | F9 | FPGA CMOS 출력(또는 GPIO) |
일반 사용자 입력/출력
이 섹션에서는 푸시 버튼, DIP 스위치, LED 및 문자 LCD를 포함하여 FPGA에 대한 사용자 I/O 인터페이스에 대해 설명합니다.
사용자 정의 푸시 버튼
개발 보드에는 2개의 사용자 정의 푸시 버튼이 포함되어 있습니다. 시스템 및 안전 재설정 푸시 버튼에 대한 자세한 내용은 16-5페이지의 "설정 요소"를 참조하십시오. 보드 레퍼런스 S6, S7, S8 및 S0은 Cyclone VE FPGA 장치에 로드되는 FPGA 설계를 제어하기 위한 푸시 버튼입니다. 스위치를 길게 누르면 장치 핀이 논리 1으로 설정됩니다. 스위치를 놓으면 장치 핀이 로직 XNUMX로 설정됩니다. 이러한 일반 사용자 푸시 버튼에는 보드별 기능이 없습니다.
표 2–13에는 사용자 정의 푸시 버튼 회로도 신호 이름과 해당 Cyclone VE FPGA 핀 번호가 나열되어 있습니다.
표 2–13. 사용자 정의 푸시 버튼 회로도 신호 이름 및 기능
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 숫자 | 입출력 기준 |
| S5 | USER_PB0 | AB12 | 2.5 대 |
| S6 | USER_PB1 | AB13 | 2.5 대 |
| S7 | USER_PB2 | AF13 | 2.5 대 |
| S8 | USER_PB3 | AG12 | 2.5 대 |
사용자 정의 DIP 스위치
보드 레퍼런스 SW3은 1핀 DIP 스위치입니다. 이 스위치는 사용자 정의되며 추가 FPGA 입력 제어를 제공합니다. 스위치가 OFF 위치에 있으면 논리 0이 선택됩니다. 스위치가 ON 위치에 있으면 논리 XNUMX이 선택됩니다. 이 스위치에는 보드별 기능이 없습니다.
표 2–14에는 사용자 정의 DIP 스위치 회로도 신호 이름과 해당 Cyclone VE FPGA 핀 번호가 나열되어 있습니다.
표 2–14. 사용자 정의 DIP 스위치 회로도 신호 이름 및 기능
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 숫자 | 입출력 기준 |
| S5 | USER_PB0 | AB12 | 2.5 대 |
| S6 | USER_PB1 | AB13 | 2.5 대 |
| S7 | USER_PB2 | AF13 | 2.5 대 |
| S8 | USER_PB3 | AG12 | 2.5 대 |
사용자 정의 LED
개발 보드에는 일반 LED와 HSMC 사용자 정의 LED가 포함되어 있습니다. 이 섹션에서는 모든 사용자 정의 LED에 대해 설명합니다. 보드별 또는 상태 LED에 대한 자세한 내용은 2–15페이지의 "상태 요소"를 참조하십시오.
일반 LED
보드 참조 D28~D31은 0개의 사용자 정의 LED입니다. 상태 및 디버깅 신호는 Cyclone VE FPGA에 로드된 설계의 LED로 구동됩니다. I/O 포트에서 로직 1을 구동하면 LED가 켜지고 로직 XNUMX을 구동하면 LED가 꺼집니다. 이러한 LED에는 보드별 기능이 없습니다.
표 2–15에는 일반 LED 회로도 신호 이름과 해당 Cyclone VE FPGA 핀 번호가 나열되어 있습니다.
표 2–15. 일반 LED 회로도 신호 이름 및 기능
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 |
| 디28 | USER_LED0 | AK3 | 2.5 대 |
| 디29 | USER_LED1 | 에이제이4 | 2.5 대 |
| 디30 | USER_LED2 | 에이제이5 | 2.5 대 |
| 디31 | USER_LED3 | AK6 | 2.5 대 |
HSMC LED
보드 참조 D20 및 D21은 HSMC 포트용 LED입니다. HSMC LED에는 보드별 기능이 없습니다. LED에는 TX 및 RX라는 라벨이 붙어 있으며 연결된 도터카드와의 데이터 흐름을 표시하기 위한 것입니다. LED는 Cyclone VE FPGA 장치에 의해 구동됩니다.
표 2–16에는 HSMC LED 회로도 신호 이름과 해당 Cyclone VE FPGA 핀 번호가 나열되어 있습니다.
표 2–16. HSMC LED 회로도 신호 이름 및 기능
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 숫자 | 입출력 기준 |
| D1 | HSMC_RX_LED | AH12 | 2.5 대 |
| D2 | HSMC_TX_LED | AH11 | 2.5 대 |
문자 LCD
개발 보드에는 14라인 × 0.1자 Lumex 문자 LCD에 연결되는 단일 2핀 16인치 피치 이중 행 헤더가 포함되어 있습니다. 캐릭터 LCD에는 보드의 14핀 헤더에 직접 장착되는 14핀 소켓이 있어 디스플레이 아래의 구성 요소에 접근하기 위해 쉽게 제거할 수 있습니다. 디버깅이나 다른 목적으로 헤더를 사용할 수도 있습니다.
표 2–17에는 문자 LCD 핀 할당이 요약되어 있습니다. 신호 이름과 방향은 Cyclone VE FPGA 장치를 기준으로 합니다.
표 2–17. 문자 LCD 핀 할당, 회로도 신호 이름 및 기능
| 판자 참조(J14) | 회로도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 7 | LCD_DATA0 | 에이제이7 | 2.5 대 | LCD 데이터 버스 |
| 8 | LCD_DATA1 | AK7 | 2.5 대 | LCD 데이터 버스 |
| 9 | LCD_DATA2 | 에이제이8 | 2.5 대 | LCD 데이터 버스 |
| 10 | LCD_DATA3 | AK8 | 2.5 대 | LCD 데이터 버스 |
| 11 | LCD_DATA4 | AF9 | 2.5 대 | LCD 데이터 버스 |
| 12 | LCD_DATA5 | AG9 | 2.5 대 | LCD 데이터 버스 |
| 13 | LCD_DATA6 | AH9 | 2.5 대 | LCD 데이터 버스 |
| 14 | LCD_DATA7 | 에이제이9 | 2.5 대 | LCD 데이터 버스 |
표 2–17. 문자 LCD 핀 할당, 회로도 신호 이름 및 기능
| 판자 참조(J14) | 회로도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 4 | LCD_D_Cn | AK11 | 2.5 대 | LCD 데이터 또는 명령 선택 |
| 5 | LCD_WEn | AK10 | 2.5 대 | LCD 쓰기 가능 |
| 6 | LCD_CSn | 에이제이12 | 2.5 대 | LCD 칩 선택 |
표 2–18에는 LCD 핀 정의가 나열되어 있으며 Lumex 데이터 시트에서 발췌한 것입니다.
표 2–18. LCD 핀 정의 및 기능
| 핀 숫자 | 상징 | 수준 | 기능 | |
| 1 | VDD | — |
전원 공급 |
5V(XNUMXV) |
| 2 | VSS | — | 접지(0V) | |
| 3 | V0 | — | LCD 드라이브용 | |
|
4 |
RS |
H / L |
레지스터 선택 신호 H: 데이터 입력
L: 명령 입력 |
|
| 5 | 읽기/쓰기 | H / L | H: 데이터 읽기(모듈에서 MPU로)
L: 데이터 쓰기(MPU에서 모듈로) |
|
| 6 | E | H, H에서 L로 | 할 수 있게 하다 | |
| 7년~14년 | DB0~DB7 | H / L | 데이터 버스 - 소프트웨어 선택 가능 4비트 또는 8비트 모드 | |
타이밍, 문자표, 인터페이스 지침 및 기타 관련 문서와 같은 자세한 내용을 보려면 다음을 방문하세요. www.lumex.com.
디버그 헤더
이 개발 보드에는 디버그용 2×8 디버그 헤더 XNUMX개가 포함되어 있습니다. FPGA I/O는 설계 테스트, 디버깅 또는 빠른 검증을 위해 헤더로 직접 라우팅됩니다.
표 2–19에는 디버그 헤더 핀 할당, 신호 이름 및 기능이 요약되어 있습니다.
표 2–19. 디버그 헤더 핀 할당, 회로도 신호 이름 및 기능(1/2부)
| 판자 참조 | 도식 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 디버그 헤더(J15) | ||||
| 1 | HEADER_D0 | H21 | 1.5 대 | 디버그 목적으로만 사용되는 단일 종단 신호 |
| 5 | HEADER_D1 | G21 | 1.5 대 | 디버그 목적으로만 사용되는 단일 종단 신호 |
| 9 | HEADER_D2 | G22 | 1.5 대 | 디버그 목적으로만 사용되는 단일 종단 신호 |
| 13 | HEADER_D3 | E26 | 1.5 대 | 디버그 목적으로만 사용되는 단일 종단 신호 |
| 4 | HEADER_D4 | E25 | 1.5 대 | 디버그 목적으로만 사용되는 단일 종단 신호 |
| 8 | HEADER_D5 | C27 | 1.5 대 | 디버그 목적으로만 사용되는 단일 종단 신호 |
| 12 | HEADER_D6 | C26 | 1.5 대 | 디버그 목적으로만 사용되는 단일 종단 신호 |
표 2–19. 디버그 헤더 핀 할당, 회로도 신호 이름 및 기능(2/2부)
| 판자 참조 | 도식 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 16 | HEADER_D7 | B27 | 1.5 대 | 디버그 목적으로만 사용되는 단일 종단 신호 |
| 디버그 헤더(J16) | ||||
| 1과 2 | HEADER_P0 및 HEADER_N0 | H25과 H26 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 3과 4 | HEADER_P1 및
HEADER_N1 |
P20 및 N20 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 7과 8 | HEADER_P2 및 HEADER_N2 | J22 및 J23 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 9과 10 | HEADER_P3 및 HEADER_N3 | D28와 D29 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 13과 14 | HEADER_P4 및 HEADER_N4 | E27 및 D27 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 15과 16 | HEADER_P5 및 HEADER_N5 | H24 및 J25 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
구성 요소 및 인터페이스
이 섹션에서는 Cyclone VE FPGA 장치와 관련된 개발 보드의 통신 포트 및 인터페이스 카드에 대해 설명합니다. 개발 보드는 다음 통신 포트를 지원합니다.
- RS-232 직렬 UART
- 10 / 100 / 1000 이더넷
- HSMC
- USB-유에스에이
10 / 100 / 1000 이더넷
개발 보드는 10개의 외부 Marvell 100E1000 PHY 및 Altera Triple-Speed Ethernet MegaCore MAC 기능을 사용하여 88개의 1111/88/1111 Base-T 이더넷을 지원합니다. PHY-MAC 인터페이스는 RGMII 인터페이스를 사용합니다. MAC 기능은 일반적인 네트워킹 애플리케이션을 위해 FPGA에 제공되어야 합니다. Marvell 2.5E1.0 PHY는 25V 및 45V 전력 레일을 사용하며 전용 발진기에서 구동되는 XNUMXMHz 기준 클록이 필요합니다. PHY는 이더넷 트래픽으로 구리선을 구동하는 데 사용할 수 있는 내부 자기 장치가 있는 RJXNUMX 모델과 인터페이스합니다.
그림 2-7은 FPGA(MAC)와 Marvell 88E1111 PHY 사이의 RGMII 인터페이스를 보여줍니다.
그림 2–7. FPGA(MAC)와 Marvell 88E1111 PHY 간의 RGMII 인터페이스
표 2–20에는 이더넷 PHY 인터페이스 핀 할당이 나열되어 있습니다.
표 2–20. 이더넷 PHY 핀 할당, 신호 이름 및 기능(1/3)
| 판자 참조 | 도식 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 16 | HEADER_D7 | B27 | 1.5 대 | 디버그 목적으로만 사용되는 단일 종단 신호 |
| 디버그 헤더(J16) | ||||
| 1과 2 | HEADER_P0 및 HEADER_N0 | H25과 H26 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 3과 4 | HEADER_P1 및
HEADER_N1 |
P20 및 N20 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 7과 8 | HEADER_P2 및 HEADER_N2 | J22 및 J23 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 9과 10 | HEADER_P3 및 HEADER_N3 | D28와 D29 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 13과 14 | HEADER_P4 및 HEADER_N4 | E27 및 D27 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
| 15과 16 | HEADER_P5 및 HEADER_N5 | H24 및 J25 | 2.5 대 | 디버그 목적으로만 사용되는 유사 차동 신호 |
표 2–20. 이더넷 PHY 핀 할당, 신호 이름 및 기능(2/3)
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 33 | ENETA_MDI_P1 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 34 | ENETA_MDI_N1 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 39 | ENETA_MDI_P2 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 41 | ENETA_MDI_N2 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 42 | ENETA_MDI_P3 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 43 | ENETA_MDI_N3 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 이더넷 물리 B (U11) | ||||
| 8 | ENETB_GTX_CLK | E28 | 2.5V CMOS | 125MHz RGMII 전송 클록 |
| 23 | ENETB_INTN | 케이22 | 2.5V CMOS | 관리 버스 인터럽트 |
| 60 | ENETB_LED_DUPLEX | — | 2.5V CMOS | 이중 또는 충돌 LED. 사용되지 않음 |
| 70 | ENETB_LED_DUPLEX | — | 2.5V CMOS | 이중 또는 충돌 LED. 사용되지 않음 |
| 76 | ENETB_LED_LINK10 | — | 2.5V CMOS | 10Mb 링크 LED |
| 74 | ENETB_LED_LINK100 | — | 2.5V CMOS | 100Mb 링크 LED |
| 73 | ENETB_LED_LINK1000 | — | 2.5V CMOS | 1000Mb 링크 LED |
| 58 | ENETB_LED_RX | — | 2.5V CMOS | RX 데이터 활성 LED |
| 69 | ENETB_LED_RX | — | 2.5V CMOS | RX 데이터 활성 LED |
| 68 | ENETB_LED_TX | — | 2.5V CMOS | TX 데이터 활성 LED |
| 25 | ENETB_MDC | A29 | 2.5V CMOS | 관리 버스 데이터 클럭 |
| 24 | ENETB_MDIO | L23 | 2.5V CMOS | 관리 버스 데이터 |
| 28 | ENETB_RESETN | M21 | 2.5V CMOS | 장치 재설정 |
| 2 | ENETB_RX_CLK | R23 | 2.5V CMOS | RGMII 수신 클럭 |
| 95 | ENETB_RX_D0 | F25 | 2.5V CMOS | RGMII 수신 데이터 버스 |
| 92 | ENETB_RX_D1 | F26 | 2.5V CMOS | RGMII 수신 데이터 버스 |
| 93 | ENETB_RX_D2 | R20 | 2.5V CMOS | RGMII 수신 데이터 버스 |
| 91 | ENETB_RX_D3 | T21 | 2.5V CMOS | RGMII 수신 데이터 버스 |
| 94 | ENETB_RX_DV | L24 | 2.5V CMOS | RGMII 수신 데이터 유효 |
| 11 | ENETB_TX_D0 | F29 | 2.5V CMOS | RGMII 전송 데이터 버스 |
| 12 | ENETB_TX_D1 | 디30 | 2.5V CMOS | RGMII 전송 데이터 버스 |
| 14 | ENETB_TX_D2 | C30 | 2.5V CMOS | RGMII 전송 데이터 버스 |
| 16 | ENETB_TX_D3 | F28 | 2.5V CMOS | RGMII 전송 데이터 버스 |
| 9 | ENETB_TX_EN | B29 | 2.5V CMOS | RGMII 전송 활성화 |
| 55 | ENETB_XTAL_25MHZ | — | 2.5V CMOS | 25MHz RGMII 전송 클록 |
| 29 | ENETB_MDI_P0 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 31 | ENETB_MDI_N0 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 33 | ENETB_MDI_P1 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 34 | ENETB_MDI_N1 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 39 | ENETB_MDI_P2 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 41 | ENETB_MDI_N2 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
표 2–20. 이더넷 PHY 핀 할당, 신호 이름 및 기능(3/3)
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 42 | ENETB_MDI_P3 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
| 43 | ENETB_MDI_N3 | — | 2.5V CMOS | 미디어 의존 인터페이스 |
HSMC
- 개발 보드는 HSMC 인터페이스를 지원합니다. HSMC 인터페이스는 전체 SPI4.2 인터페이스(17개 LVDS 채널), XNUMX개의 입력 및 출력 클록, J를 지원합니다.TAG 및 SMB 신호. LVDS 채널은 CMOS 신호 또는 LVDS에 사용될 수 있습니다.
- HSMC는 Altera에서 개발한 개방형 사양으로, 도터 카드(HSMC)를 추가하여 개발 보드의 기능을 확장할 수 있습니다.
- 신호 표준, 신호 무결성, 호환 커넥터, 기계 정보 등 HSMC 사양에 대한 자세한 내용은 HSMC(고속 메자닌 카드) 사양 설명서를 참조하세요.
- HSMC 커넥터에는 신호 핀 172개, 전원 핀 120개, 접지 핀 39개를 포함하여 총 13개의 핀이 있습니다. 접지 핀은 두 줄의 신호 핀과 전원 핀 사이에 위치하며 차폐 및 기준 역할을 모두 수행합니다. HSMC 호스트 커넥터는 Samtec의 0.5mm 피치 QSH/QTH 고속 기판 간 커넥터 제품군을 기반으로 합니다. 이 커넥터에는 1개의 뱅크가 있습니다. 뱅크 2에서는 QSH-DP/QTH-DP 시리즈에서처럼 세 번째 핀이 모두 제거되었습니다. 뱅크 3와 뱅크 XNUMX에는 QSH/QTH 시리즈에서와 같이 모든 핀이 채워져 있습니다. Cyclone VE FPGA 개발 보드는 트랜시버 보드가 아니기 때문에 HSMC의 트랜시버 핀은 Cyclone VE FPGA 장치에 연결되지 않습니다.
그림 2-8은 Samtec 커넥터의 XNUMX개 뱅크에 대한 신호의 뱅크 배열을 보여줍니다.
그림 2–8. HSMC 신호 및 뱅크 다이어그램
HSMC 인터페이스에는 2.5V LVTTL과 호환되는 3.3V LVCMOS로 사용할 수 있는 프로그래밍 가능한 양방향 I/O 핀이 있습니다. 이 핀은 최대 17개의 전이중 채널이 있는 LVDS, mini-LVDS 및 RSDS를 포함하되 이에 국한되지 않는 다양한 차동 I/O 표준으로도 사용할 수 있습니다.
HSMC(고속 메자닌 카드) 사양 매뉴얼에 명시된 대로 LVDS 및 단일 종단 I/O 표준은 일반 단일 종단 핀아웃 또는 일반 차동 핀아웃에 따라 혼합된 경우에만 작동이 보장됩니다.
표 2–21에는 HSMC 인터페이스 핀 할당, 신호 이름 및 기능이 나열되어 있습니다.
표 2–21. HSMC 인터페이스 핀 할당, 회로도 신호 이름 및 기능(1/3)
| 판자 참조(J7) |
개략도 신호 이름 |
집진 장치 V E FPGA 핀
숫자 |
입출력 기준 |
설명 |
| 33 | HSMC_SDA | AB22 | 2.5V CMOS | 관리 시리얼 데이터 |
| 34 | HSMC_SCL | AC22 | 2.5V CMOS | 관리 직렬 시계 |
| 35 | JTAG_TCK | AC7 | 2.5V CMOS | JTAG 시계 신호 |
| 36 | HSMC_JTAG_TMS | — | 2.5V CMOS | JTAG 모드 선택 신호 |
| 37 | HSMC_JTAG_TDO | — | 2.5V CMOS | JTAG 데이터 출력 |
| 38 | JTAC_FPGA_TDO_RETIMER | — | 2.5V CMOS | JTAG 데이터 입력 |
| 39 | HSMC_CLK_OUT0 | 에이제이14 | 2.5V CMOS | 전용 CMOS 클럭 아웃 |
| 40 | HSMC_CLK_IN0 | AB16 | 2.5V CMOS | 전용 CMOS 클럭 |
| 41 | HSMC_D0 | AH10 | 2.5V CMOS | 전용 CMOS I/O 비트 0 |
| 42 | HSMC_D1 | 에이제이10 | 2.5V CMOS | 전용 CMOS I/O 비트 1 |
| 43 | HSMC_D2 | Y13 | 2.5V CMOS | 전용 CMOS I/O 비트 2 |
| 44 | HSMC_D3 | AA14 | 2.5V CMOS | 전용 CMOS I/O 비트 3 |
| 47 | HSMC_TX_D_P0 | AK27 | LVDS 또는 2.5V | LVDS TX 비트 0 또는 CMOS 비트 4 |
| 48 | HSMC_RX_D_P0 | Y16 | LVDS 또는 2.5V | LVDS RX 비트 0 또는 CMOS 비트 5 |
| 49 | HSMC_TX_D_N0 | AK28 | LVDS 또는 2.5V | LVDS TX 비트 0n 또는 CMOS 비트 6 |
| 50 | HSMC_RX_D_N0 | AA26 | LVDS 또는 2.5V | LVDS RX 비트 0n 또는 CMOS 비트 7 |
| 53 | HSMC_TX_D_P1 | 에이제이27 | LVDS 또는 2.5V | LVDS TX 비트 1 또는 CMOS 비트 8 |
| 54 | HSMC_RX_D_P1 | Y17 | LVDS 또는 2.5V | LVDS RX 비트 1 또는 CMOS 비트 9 |
| 55 | HSMC_TX_D_N1 | AK26 | LVDS 또는 2.5V | LVDS TX 비트 1n 또는 CMOS 비트 10 |
| 56 | HSMC_RX_D_N1 | Y18 | LVDS 또는 2.5V | LVDS RX 비트 1n 또는 CMOS 비트 11 |
| 59 | HSMC_TX_D_P2 | AG26 | LVDS 또는 2.5V | LVDS TX 비트 2 또는 CMOS 비트 12 |
| 60 | HSMC_RX_D_P2 | AA18 | LVDS 또는 2.5V | LVDS RX 비트 2 또는 CMOS 비트 13 |
| 61 | HSMC_TX_D_N2 | AH26 | LVDS 또는 2.5V | LVDS TX 비트 2n 또는 CMOS 비트 14 |
| 62 | HSMC_RX_D_N2 | AA19 | LVDS 또는 2.5V | LVDS RX 비트 2n 또는 CMOS 비트 15 |
| 65 | HSMC_TX_D_P3 | 에이제이25 | LVDS 또는 2.5V | LVDS TX 비트 3 또는 CMOS 비트 16 |
| 66 | HSMC_RX_D_P3 | Y20 | LVDS 또는 2.5V | LVDS RX 비트 3 또는 CMOS 비트 17 |
| 67 | HSMC_TX_D_N3 | AK25 | LVDS 또는 2.5V | LVDS TX 비트 3n 또는 CMOS 비트 18 |
| 68 | HSMC_RX_D_N3 | AA20 | LVDS 또는 2.5V | LVDS RX 비트 3n 또는 CMOS 비트 19 |
| 71 | HSMC_TX_D_P4 | AH24 | LVDS 또는 2.5V | LVDS TX 비트 4 또는 CMOS 비트 20 |
표 2–21. HSMC 인터페이스 핀 할당, 회로도 신호 이름 및 기능(2/3)
| 판자 참조(J7) |
개략도 신호 이름 |
집진 장치 V E FPGA 핀
숫자 |
입출력 기준 |
설명 |
| 72 | HSMC_RX_D_P4 | AA21 | LVDS 또는 2.5V | LVDS RX 비트 4 또는 CMOS 비트 21 |
| 73 | HSMC_TX_D_N4 | 에이제이24 | LVDS 또는 2.5V | LVDS TX 비트 4n 또는 CMOS 비트 22 |
| 74 | HSMC_RX_D_N4 | AB21 | LVDS 또는 2.5V | LVDS RX 비트 4n 또는 CMOS 비트 23 |
| 77 | HSMC_TX_D_P5 | AH21 | LVDS 또는 2.5V | LVDS TX 비트 5 또는 CMOS 비트 24 |
| 78 | HSMC_RX_D_P5 | AB19 | LVDS 또는 2.5V | LVDS RX 비트 5 또는 CMOS 비트 25 |
| 79 | HSMC_TX_D_N5 | 에이제이22 | LVDS 또는 2.5V | LVDS TX 비트 5n 또는 CMOS 비트 26 |
| 80 | HSMC_RX_D_N5 | AC19 | LVDS 또는 2.5V | LVDS RX 비트 5n 또는 CMOS 비트 27 |
| 83 | HSMC_TX_D_P6 | 에이제이23 | LVDS 또는 2.5V | LVDS TX 비트 6 또는 CMOS 비트 28 |
| 84 | HSMC_RX_D_P6 | AC21 | LVDS 또는 2.5V | LVDS RX 비트 6 또는 CMOS 비트 29 |
| 85 | HSMC_TX_D_N6 | AK23 | LVDS 또는 2.5V | LVDS TX 비트 6n 또는 CMOS 비트 30 |
| 86 | HSMC_RX_D_N6 | AD20 | LVDS 또는 2.5V | LVDS RX 비트 6n 또는 CMOS 비트 31 |
| 89 | HSMC_TX_D_P7 | AK21 | LVDS 또는 2.5V | LVDS TX 비트 7 또는 CMOS 비트 32 |
| 90 | HSMC_RX_D_P7 | AD19 | LVDS 또는 2.5V | LVDS RX 비트 7 또는 CMOS 비트 33 |
| 91 | HSMC_TX_D_N7 | AK22 | LVDS 또는 2.5V | LVDS TX 비트 7n 또는 CMOS 비트 34 |
| 92 | HSMC_RX_D_N7 | AE20 | LVDS 또는 2.5V | LVDS RX 비트 7n 또는 CMOS 비트 35 |
| 95 | HSMC_CLK_OUT_P1 | AE22 | LVDS 또는 2.5V | LVDS 또는 CMOS 클럭 출력 1 또는 CMOS 비트 36 |
| 96 | HSMC_CLK_IN_P1 | AB14 | LVDS 또는 2.5V | 1 또는 CMOS 비트 37의 LVDS 또는 CMOS 클록 |
| 97 | HSMC_CLK_OUT_N1 | AF23 | LVDS 또는 2.5V | LVDS 또는 CMOS 클럭 출력 1 또는 CMOS 비트 38 |
| 98 | HSMC_CLK_IN_N1 | AC14 | LVDS 또는 2.5V | 1 또는 CMOS 비트 39의 LVDS 또는 CMOS 클록 |
| 101 | HSMC_TX_D_P8 | 에이제이20 | LVDS 또는 2.5V | LVDS TX 비트 8 또는 CMOS 비트 40 |
| 102 | HSMC_RX_D_P8 | AF21 | LVDS 또는 2.5V | LVDS RX 비트 8 또는 CMOS 비트 41 |
| 103 | HSMC_TX_D_N8 | AK20 | LVDS 또는 2.5V | LVDS TX 비트 8n 또는 CMOS 비트 42 |
| 104 | HSMC_RX_D_N8 | AG22 | LVDS 또는 2.5V | LVDS RX 비트 8n 또는 CMOS 비트 43 |
| 107 | HSMC_TX_D_P9 | 에이제이19 | LVDS 또는 2.5V | LVDS TX 비트 9 또는 CMOS 비트 44 |
| 108 | HSMC_RX_D_P9 | AF20 | LVDS 또는 2.5V | LVDS RX 비트 9 또는 CMOS 비트 45 |
| 109 | HSMC_TX_D_N9 | AK18 | LVDS 또는 2.5V | LVDS TX 비트 9n 또는 CMOS 비트 46 |
| 110 | HSMC_RX_D_N9 | AG21 | LVDS 또는 2.5V | LVDS RX 비트 9n 또는 CMOS 비트 47 |
| 113 | HSMC_TX_D_P10 | 에이제이17 | LVDS 또는 2.5V | LVDS TX 비트 10 또는 CMOS 비트 48 |
| 114 | HSMC_RX_D_P10 | AF18 | LVDS 또는 2.5V | LVDS RX 비트 10 또는 CMOS 비트 49 |
| 115 | HSMC_TX_D_N10 | 에이제이18 | LVDS 또는 2.5V | LVDS TX 비트 10n 또는 CMOS 비트 50 |
| 116 | HSMC_RX_D_N10 | AF19 | LVDS 또는 2.5V | LVDS RX 비트 10n 또는 CMOS 비트 51 |
| 119 | HSMC_TX_D_P11 | AK25 | LVDS 또는 2.5V | LVDS TX 비트 11 또는 CMOS 비트 52 |
| 120 | HSMC_RX_D_P11 | AG18 | LVDS 또는 2.5V | LVDS RX 비트 11 또는 CMOS 비트 53 |
| 121 | HSMC_TX_D_N11 | AG24 | LVDS 또는 2.5V | LVDS TX 비트 11n 또는 CMOS 비트 54 |
| 122 | HSMC_RX_D_N11 | AG19 | LVDS 또는 2.5V | LVDS RX 비트 11n 또는 CMOS 비트 55 |
| 125 | HSMC_TX_D_P12 | AH19 | LVDS 또는 2.5V | LVDS TX 비트 12 또는 CMOS 비트 56 |
| 126 | HSMC_RX_D_P12 | AK16 | LVDS 또는 2.5V | LVDS RX 비트 12 또는 CMOS 비트 57 |
| 127 | HSMC_TX_D_N12 | AH20 | LVDS 또는 2.5V | LVDS TX 비트 12n 또는 CMOS 비트 58 |
표 2–21. HSMC 인터페이스 핀 할당, 회로도 신호 이름 및 기능(3/3)
| 판자 참조(J7) |
개략도 신호 이름 |
집진 장치 V E FPGA 핀
숫자 |
입출력 기준 |
설명 |
| 128 | HSMC_RX_D_N12 | AK17 | LVDS 또는 2.5V | LVDS RX 비트 12n 또는 CMOS 비트 59 |
| 131 | HSMC_TX_D_P13 | AG17 | LVDS 또는 2.5V | LVDS TX 비트 13 또는 CMOS 비트 60 |
| 132 | HSMC_RX_D_P13 | AF16 | LVDS 또는 2.5V | LVDS RX 비트 13 또는 CMOS 비트 61 |
| 133 | HSMC_TX_D_N13 | AH17 | LVDS 또는 2.5V | LVDS TX 비트 13n 또는 CMOS 비트 62 |
| 134 | HSMC_RX_D_N13 | AG16 | LVDS 또는 2.5V | LVDS RX 비트 13n 또는 CMOS 비트 63 |
| 137 | HSMC_TX_D_P14 | 에이제이15 | LVDS 또는 2.5V | LVDS TX 비트 14 또는 CMOS 비트 64 |
| 138 | HSMC_RX_D_P14 | AE16 | LVDS 또는 2.5V | LVDS RX 비트 14 또는 CMOS 비트 65 |
| 139 | HSMC_TX_D_N14 | AK15 | LVDS 또는 2.5V | LVDS TX 비트 14n 또는 CMOS 비트 66 |
| 140 | HSMC_RX_D_N14 | AF15 | LVDS 또는 2.5V | LVDS RX 비트 14n 또는 CMOS 비트 67 |
| 143 | HSMC_TX_D_P15 | AH14 | LVDS 또는 2.5V | LVDS TX 비트 15 또는 CMOS 비트 68 |
| 144 | HSMC_RX_D_P15 | AD17 | LVDS 또는 2.5V | LVDS RX 비트 15 또는 CMOS 비트 69 |
| 145 | HSMC_TX_D_N15 | AH15 | LVDS 또는 2.5V | LVDS TX 비트 15n 또는 CMOS 비트 70 |
| 146 | HSMC_RX_D_N15 | AE17 | LVDS 또는 2.5V | LVDS RX 비트 15n 또는 CMOS 비트 71 |
| 149 | HSMC_TX_D_P16 | AE15 | LVDS 또는 2.5V | LVDS TX 비트 16 또는 CMOS 비트 72 |
| 150 | HSMC_RX_D_P16 | AD18 | LVDS 또는 2.5V | LVDS RX 비트 16 또는 CMOS 비트 73 |
| 151 | HSMC_TX_D_N16 | AF14 | LVDS 또는 2.5V | LVDS TX 비트 16n 또는 CMOS 비트 74 |
| 152 | HSMC_RX_D_N16 | AE18 | LVDS 또는 2.5V | LVDS RX 비트 16n 또는 CMOS 비트 75 |
| 155 | HSMC_CLK_OUT_P2 | AG23 | LVDS 또는 2.5V | LVDS 또는 CMOS 클럭 출력 2 또는 CMOS 비트 76 |
| 156 | HSMC_CLK_IN_P2 | Y15 | LVDS 또는 2.5V | 2 또는 CMOS 비트 77의 LVDS 또는 CMOS 클록 |
| 157 | HSMC_CLK_OUT_N2 | AH22 | LVDS 또는 2.5V | LVDS 또는 CMOS 클럭 출력 2 또는 CMOS 비트 78 |
| 158 | HSMC_CLK_IN_N2 | AA15 | LVDS 또는 2.5V | 2 또는 CMOS 비트 79의 LVDS 또는 CMOS 클록 |
| 160 | HSMC_PRSNTn | AK5 | 2.5V CMOS | HSMC 포트 존재 감지 |
RS-232 직렬 UART
지원 RS-9 트랜시버와 함께 암형 각진 DSUB 232핀 커넥터는 이 보드에 표준 RS-232 직렬 UART 채널을 구현하기 위한 지원을 제공합니다. 커넥터에는 데이터 터미널 장치와 동일한 핀아웃이 있으며 표준 케이블만 필요합니다(PC 인터페이스에는 널 모뎀이 필요하지 않음). 전용 레벨 이동 버퍼는 LVTTL과 RS-232 레벨 간을 변환하는 데 사용됩니다. 보드 레퍼런스 D23 및 D24는 RX 및 TX 활동을 나타내기 위해 불이 들어오는 직렬 UART LED입니다.
표 2–24에는 RS-232 직렬 UART 핀 할당, 신호 이름 및 기능이 나열되어 있습니다.
신호 이름과 유형은 I/O 설정 및 방향 측면에서 Cyclone VE FPGA와 관련이 있습니다.
표 2–22. RS-232 직렬 UART 회로도 신호 이름 및 기능
| 판자 참조 (U20) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 14 | UART_TXD | AB9 | 3.3 대 | 데이터 전송 |
| 15 | UART_RTS | AH6 | 3.3 대 | 보내기 요청 |
표 2–22. RS-232 직렬 UART 회로도 신호 이름 및 기능
| 판자 참조 (U20) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 16 | UART_RXD | AG6 | 3.3 대 | 데이터 수신 |
| 13 | UART_CTS | AF8 | 3.3 대 | 보내기 지우기 |
USB-UART
개발 보드는 Silicon Labs CP2104 USB-UART 브리지를 사용하는 USB 커넥터를 통해 UART 인터페이스를 지원합니다. CP2104와의 호스트 통신을 용이하게 하려면 USB-UART 브리지 가상 COM 포트(VCP) 드라이버를 사용해야 합니다.
VCP 드라이버는 다음 위치에서 구할 수 있습니다. www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx
표 2–23에는 USB-UART 핀 할당, 신호 이름 및 기능이 나열되어 있습니다. 신호 이름과 유형은 I/O 설정 및 방향 측면에서 Cyclone VE FPGA와 관련이 있습니다.
표 2–23. USB-UART 회로도 신호 이름 및 기능
| 판자 참조 (U20) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 1 | USB_UART_RI | AD12 | 2.5 대 | 링 표시기 제어 입력(액티브 로우) |
| 24 | USB_UART_DCD | AD13 | 2.5 대 | 데이터 캐리어 감지 제어 입력(액티브 로우) |
| 22 | USB_UART_DSR | V12 | 2.5 대 | 데이터 세트 준비 제어 입력(액티브 로우) |
| 21 | USB_UART_RXD | AF10 | 2.5 대 | 비동기 데이터 입력(UART 수신) |
| 19 | USB_UART_RTS | AE12 | 2.5 대 | 제어 출력 전송 준비 완료(액티브 로우) |
| 12 | USB_UART_GPIO2 | AE13 | 2.5 대 | 사용자 구성 가능한 입력 또는 출력. |
| 23 | USB_UART_DTR | AE10 | 2.5 대 | 데이터 단자 준비 제어 출력(액티브 로우) |
| 20 | USB_UART_TXD | W12 | 2.5 대 | 비동기 데이터 출력(UART 전송) |
| 18 | USB_UART_CTS | 에이제이1 | 2.5 대 | 제어 입력 전송을 지움(액티브 로우) |
| 15 | USB_UART_SUSPENDn | — | 2.5 대 | CP2104가 USB 일시 중지 상태에 있을 때 핀은 로직 로우입니다. |
| 17 | USB_UART_SUSPEND | — | 2.5 대 | CP2104가 USB 일시 중지 상태에 있을 때 핀은 로직 하이입니다. |
| 9 | USB_UART_RSTn | — | 2.5 대 | 장치 재설정 |
메모리
이 섹션에서는 개발 보드의 메모리 인터페이스 지원과 신호 이름, 유형 및 Cyclone VE FPGA와 관련된 연결에 대해 설명합니다. 개발 보드에는 다음과 같은 메모리 인터페이스가 있습니다.
- DDR3 SD램
- LPDDR2 SD램
- 이이이프롬
- 동기식 SRAM
- 동기식 플래시
메모리 인터페이스에 대한 자세한 내용은 다음 문서를 참조하십시오.
- 외부 메모리 인터페이스 핸드북의 타이밍 분석 섹션.
- 외부 메모리 인터페이스 핸드북의 DDR, DDR2 및 DDR3 SDRAM 설계 튜토리얼 섹션.
DDR3 SD램
- 개발 보드는 초고속 순차 메모리 액세스를 위해 16개의 16Mx8x16 및 8개의 8Mx3xXNUMX DDRXNUMX SDRAM 인터페이스를 지원합니다.
- 32비트 데이터 버스는 SMC(소프트 메모리 컨트롤러) 인터페이스를 사용하는 16개의 x300 장치로 구성됩니다. SMC를 사용하면 이 메모리 인터페이스는 9.6Gbps 이상의 이론적 최대 대역폭에 대해 3MHz의 목표 주파수에서 실행됩니다. 이 DDR800 장치의 최대 주파수는 11MHz이며 CAS 대기 시간은 XNUMX입니다.
- 표 2–24에는 DDR3 핀 할당, 신호 이름 및 기능이 나열되어 있습니다. 신호 이름과 유형은 I/O 설정 및 방향 측면에서 Cyclone VE FPGA와 관련이 있습니다.
표 2–24. DDR3 장치 핀 할당, 회로도 신호 이름 및 기능(1/4부)
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| DDR3 x16 (U8) | ||||
| N3 | DDR3_A0 | A16 | 1.5V SSTL 클래스 I | 주소 버스 |
| P7 | DDR3_A1 | G23 | 1.5V SSTL 클래스 I | 주소 버스 |
| P3 | DDR3_A2 | E21 | 1.5V SSTL 클래스 I | 주소 버스 |
| N2 | DDR3_A3 | E22 | 1.5V SSTL 클래스 I | 주소 버스 |
| P8 | DDR3_A4 | A20 | 1.5V SSTL 클래스 I | 주소 버스 |
| P2 | DDR3_A5 | A26 | 1.5V SSTL 클래스 I | 주소 버스 |
| R8 | DDR3_A6 | A15 | 1.5V SSTL 클래스 I | 주소 버스 |
| R2 | DDR3_A7 | B26 | 1.5V SSTL 클래스 I | 주소 버스 |
| T8 | DDR3_A8 | H17 | 1.5V SSTL 클래스 I | 주소 버스 |
| R3 | DDR3_A9 | 디14 | 1.5V SSTL 클래스 I | 주소 버스 |
| L7 | DDR3_A10 | E23 | 1.5V SSTL 클래스 I | 주소 버스 |
표 2–24. DDR3 장치 핀 할당, 회로도 신호 이름 및 기능(2/4부)
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| R7 | DDR3_A11 | E20 | 1.5V SSTL 클래스 I | 주소 버스 |
| N7 | DDR3_A12 | C25 | 1.5V SSTL 클래스 I | 주소 버스 |
| T3 | DDR3_A13 | B13 | 1.5V SSTL 클래스 I | 주소 버스 |
| M2 | DDR3_BA0 | J18 | 1.5V SSTL 클래스 I | 은행 주소 버스 |
| N8 | DDR3_BA1 | F20 | 1.5V SSTL 클래스 I | 은행 주소 버스 |
| M3 | DDR3_BA2 | 디19 | 1.5V SSTL 클래스 I | 은행 주소 버스 |
| K3 | DDR3_CASN | L20 | 1.5V SSTL 클래스 I | 행 주소 선택 |
| K9 | DDR3_CKE | C11 | 1.5V SSTL 클래스 I | 열 주소 선택 |
| J7 | DDR3_CLK_P | J20 | 차동 1.5V SSTL 클래스 I | 차동 출력 클록 |
| K7 | DDR3_CLK_N | H20 | 차동 1.5V SSTL 클래스 I | 차동 출력 클록 |
| L2 | DDR3_CSN | G17 | 1.5V SSTL 클래스 I | 칩 선택 |
| E7 | DDR3_DM0 | 디23 | 1.5V SSTL 클래스 I | 마스크 바이트 레인 쓰기 |
| D3 | DDR3_DM1 | 디18 | 1.5V SSTL 클래스 I | 마스크 바이트 레인 쓰기 |
| E3 | DDR3_DQ0 | A25 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 0 |
| H8 | DDR3_DQ1 | 디22 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 0 |
| F7 | DDR3_DQ2 | C21 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 0 |
| H7 | DDR3_DQ3 | C19 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 0 |
| F2 | DDR3_DQ4 | C20 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 0 |
| G2 | DDR3_DQ5 | C22 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 0 |
| F8 | DDR3_DQ6 | 디25 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 0 |
| H3 | DDR3_DQ7 | 디20 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 0 |
| A7 | DDR3_DQ8 | B24 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 1 |
| C3 | DDR3_DQ9 | A21 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 1 |
| A3 | DDR3_DQ10 | B21 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 1 |
| D7 | DDR3_DQ11 | F19 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 1 |
| A2 | DDR3_DQ12 | C24 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 1 |
| C2 | DDR3_DQ13 | B23 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 1 |
| B8 | DDR3_DQ14 | E18 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 1 |
| C8 | DDR3_DQ15 | A23 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 1 |
| F3 | DDR3_DQS_P0 | 케이20 | 차동 1.5V SSTL 클래스 I | 데이터 스트로브 P 바이트 레인 0 |
| G3 | DDR3_DQS_N0 | J19 | 차동 1.5V SSTL 클래스 I | 데이터 스트로브 N 바이트 레인 0 |
| C7 | DDR3_DQS_P1 | L18 | 차동 1.5V SSTL 클래스 I | 데이터 스트로브 P 바이트 레인 1 |
| B7 | DDR3_DQS_N1 | 케이18 | 차동 1.5V SSTL 클래스 I | 데이터 스트로브 N 바이트 레인 1 |
| K1 | DDR3_ODT | H19 | 1.5V SSTL 클래스 I | 온다이 종료 활성화 |
표 2–24. DDR3 장치 핀 할당, 회로도 신호 이름 및 기능(3/4부)
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| J3 | DDR3_RASN | A24 | 1.5V SSTL 클래스 I | 행 주소 선택 |
| T2 | DDR3_RESETN | L19 | 1.5V SSTL 클래스 I | 다시 놓기 |
| L3 | DDR3_WEN | B22 | 1.5V SSTL 클래스 I | 쓰기 가능 |
| L8 | DDR3_ZQ01 | — | 1.5V SSTL 클래스 I | ZQ 임피던스 교정 |
| DDR3 x16 (U7) | ||||
| N3 | DDR3_A0 | A16 | 1.5V SSTL 클래스 I | 주소 버스 |
| P7 | DDR3_A1 | G23 | 1.5V SSTL 클래스 I | 주소 버스 |
| P3 | DDR3_A2 | E21 | 1.5V SSTL 클래스 I | 주소 버스 |
| N2 | DDR3_A3 | E22 | 1.5V SSTL 클래스 I | 주소 버스 |
| P8 | DDR3_A4 | A20 | 1.5V SSTL 클래스 I | 주소 버스 |
| P2 | DDR3_A5 | A26 | 1.5V SSTL 클래스 I | 주소 버스 |
| R8 | DDR3_A6 | A15 | 1.5V SSTL 클래스 I | 주소 버스 |
| R2 | DDR3_A7 | B26 | 1.5V SSTL 클래스 I | 주소 버스 |
| T8 | DDR3_A8 | H17 | 1.5V SSTL 클래스 I | 주소 버스 |
| R3 | DDR3_A9 | 디14 | 1.5V SSTL 클래스 I | 주소 버스 |
| L7 | DDR3_A10 | E23 | 1.5V SSTL 클래스 I | 주소 버스 |
| R7 | DDR3_A11 | E20 | 1.5V SSTL 클래스 I | 주소 버스 |
| N7 | DDR3_A12 | C25 | 1.5V SSTL 클래스 I | 주소 버스 |
| T3 | DDR3_A13 | B13 | 1.5V SSTL 클래스 I | 주소 버스 |
| M2 | DDR3_BA0 | J18 | 1.5V SSTL 클래스 I | 은행 주소 버스 |
| N8 | DDR3_BA1 | F20 | 1.5V SSTL 클래스 I | 은행 주소 버스 |
| M3 | DDR3_BA2 | 디19 | 1.5V SSTL 클래스 I | 은행 주소 버스 |
| K3 | DDR3_CASN | L20 | 1.5V SSTL 클래스 I | 행 주소 선택 |
| K9 | DDR3_CKE | AK18 | 1.5V SSTL 클래스 I | 열 주소 선택 |
| K7 | DDR3_CLK_P | J20 | 1.5V SSTL 클래스 I | 차동 출력 클록 |
| J7 | DDR3_CLK_N | H20 | 1.5V SSTL 클래스 I | 차동 출력 클록 |
| L2 | DDR3_CSN | G17 | 1.5V SSTL 클래스 I | 칩 선택 |
| E7 | DDR3_DM2 | A19 | 1.5V SSTL 클래스 I | 마스크 바이트 레인 쓰기 |
| D3 | DDR3_DM3 | B14 | 1.5V SSTL 클래스 I | 마스크 바이트 레인 쓰기 |
| F2 | DDR3_DQ16 | G18 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 2 |
| F8 | DDR3_DQ17 | B18 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 2 |
| E3 | DDR3_DQ18 | A18 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 2 |
| F7 | DDR3_DQ19 | F18 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 2 |
| H3 | DDR3_DQ20 | C14 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 2 |
| G2 | DDR3_DQ21 | C17 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 2 |
| H7 | DDR3_DQ22 | B17 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 2 |
| H8 | DDR3_DQ23 | B19 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 2 |
| A2 | DDR3_DQ24 | C15 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 3 |
표 2–24. DDR3 장치 핀 할당, 회로도 신호 이름 및 기능(4/4부)
| 판자 참조 | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| C2 | DDR3_DQ25 | 디17 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 3 |
| D7 | DDR3_DQ26 | C12 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 3 |
| A7 | DDR3_DQ27 | E17 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 3 |
| A3 | DDR3_DQ28 | C16 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 3 |
| C3 | DDR3_DQ29 | A14 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 3 |
| B8 | DDR3_DQ30 | 디12 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 3 |
| C8 | DDR3_DQ31 | A13 | 1.5V SSTL 클래스 I | 데이터 버스 바이트 레인 3 |
| F3 | DDR3_DQS_P2 | 케이16 | 차동 1.5V SSTL 클래스 I | 데이터 스트로브 P 바이트 레인 2 |
| G3 | DDR3_DQS_N2 | L16 | 차동 1.5V SSTL 클래스 I | 데이터 스트로브 N 바이트 레인 2 |
| C7 | DDR3_DQS_P3 | 케이17 | 차동 1.5V SSTL 클래스 I | 데이터 스트로브 P 바이트 레인 3 |
| B7 | DDR3_DQS_N3 | J17 | 차동 1.5V SSTL 클래스 I | 데이터 스트로브 N 바이트 레인 3 |
| K1 | DDR3_ODT | H19 | 1.5V SSTL 클래스 I | 온다이 종료 활성화 |
| J3 | DDR3_RASN | A24 | 1.5V SSTL 클래스 I | 행 주소 선택 |
| T2 | DDR3_RESETN | L19 | 1.5V SSTL 클래스 I | 다시 놓기 |
| L3 | DDR3_WEN | B22 | 1.5V SSTL 클래스 I | 쓰기 가능 |
| L8 | DDR3_ZQ2 | — | 1.5V SSTL 클래스 I | ZQ 임피던스 교정 |
LPDDR2 SD램
LPDDR2는 2V에서 작동하는 모바일 저전력 DDR1.2 SDRAM 장치입니다. 이 인터페이스는 FPGA 장치의 상단 가장자리에 있는 수평 I/O 뱅크에 연결됩니다.
장치 속도는 300MHz입니다. 보드의 LPDDR16 SDRAM이 x2 장치이지만 x32 구성만 사용됩니다.
표 2–25에는 LPDDR2 SDRAM 핀 할당, 신호 이름 및 기능이 나열되어 있습니다.
신호 이름과 유형은 I/O 설정 및 방향 측면에서 Cyclone VE FPGA와 관련이 있습니다.
표 2–25. LPDDR2 SDRAM 회로도 신호 이름 및 기능
| 판자 참조 (U9) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| AC6 | LPDDR2_CA0 | Y30 | 1.2V HSUL | 주소 버스 |
| AB6 | LPDDR2_CA1 | T30 | 1.2V HSUL | 주소 버스 |
| AC7 | LPDDR2_CA2 | W29 | 1.2V HSUL | 주소 버스 |
| AB8 | LPDDR2_CA3 | AB29 | 1.2V HSUL | 주소 버스 |
| AB9 | LPDDR2_CA4 | W30 | 1.2V HSUL | 주소 버스 |
| W1 | LPDDR2_CA5 | 우29 | 1.2V HSUL | 주소 버스 |
| V2 | LPDDR2_CA6 | AC30 | 1.2V HSUL | 주소 버스 |
| U1 | LPDDR2_CA7 | R30 | 1.2V HSUL | 주소 버스 |
표 2–25. LPDDR2 SDRAM 회로도 신호 이름 및 기능
| 판자 참조 (U9) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| T2 | LPDDR2_CA8 | T28 | 1.2V HSUL | 주소 버스 |
| T1 | LPDDR2_CA9 | T25 | 1.2V HSUL | 주소 버스 |
| Y2 | LPDDR2_CK | V21 | 차동 1.2V HSUL | 차동 출력 클록 P |
| Y1 | LPDDR2_CKN | V22 | 차동 1.2V HSUL | 차동 출력 클록 N |
| AC3 | LPDDR2_CKE | T29 | 1.2V HSUL | 시계 활성화 |
| AB3 | LPDDR2_CSN | R26 | 1.2V HSUL | 칩 선택 |
| N23 | LPDDR2_DM0 | AG29 | 1.2V HSUL | 데이터 마스크 |
| L23 | LPDDR2_DM1 | AB27 | 1.2V HSUL | 데이터 마스크 |
| AB20 | LPDDR2_DM2 | — | 1.2V HSUL | 데이터 마스크 |
| B20 | LPDDR2_DM3 | — | 1.2V HSUL | 데이터 마스크 |
| AA23 | LPDDR2_DQ0 | AG28 | 1.2V HSUL | 데이터 버스 바이트 레인 0 |
| Y22 | LPDDR2_DQ1 | AH30 | 1.2V HSUL | 데이터 버스 바이트 레인 0 |
| W22 | LPDDR2_DQ2 | AA28 | 1.2V HSUL | 데이터 버스 바이트 레인 0 |
| W23 | LPDDR2_DQ3 | AH29 | 1.2V HSUL | 데이터 버스 바이트 레인 0 |
| V23 | LPDDR2_DQ4 | Y28 | 1.2V HSUL | 데이터 버스 바이트 레인 0 |
| 우22 | LPDDR2_DQ5 | AE30 | 1.2V HSUL | 데이터 버스 바이트 레인 0 |
| T22 | LPDDR2_DQ6 | 에이제이28 | 1.2V HSUL | 데이터 버스 바이트 레인 0 |
| T23 | LPDDR2_DQ7 | AD30 | 1.2V HSUL | 데이터 버스 바이트 레인 0 |
| H22 | LPDDR2_DQ8 | AC29 | 1.2V HSUL | 데이터 버스 바이트 레인 1 |
| H23 | LPDDR2_DQ9 | AF30 | 1.2V HSUL | 데이터 버스 바이트 레인 1 |
| G23 | LPDDR2_DQ10 | AA30 | 1.2V HSUL | 데이터 버스 바이트 레인 1 |
| F22 | LPDDR2_DQ11 | AE28 | 1.2V HSUL | 데이터 버스 바이트 레인 1 |
| E22 | LPDDR2_DQ12 | AF29 | 1.2V HSUL | 데이터 버스 바이트 레인 1 |
| E23 | LPDDR2_DQ13 | AD28 | 1.2V HSUL | 데이터 버스 바이트 레인 1 |
| 디23 | LPDDR2_DQ14 | V27 | 1.2V HSUL | 데이터 버스 바이트 레인 1 |
| C22 | LPDDR2_DQ15 | W28 | 1.2V HSUL | 데이터 버스 바이트 레인 1 |
| AB12 | LPDDR2_DQ16 | — | 1.2V HSUL | 데이터 버스 바이트 레인 2 |
| AC13 | LPDDR2_DQ17 | — | 1.2V HSUL | 데이터 버스 바이트 레인 2 |
| AB14 | LPDDR2_DQ18 | — | 1.2V HSUL | 데이터 버스 바이트 레인 2 |
| AC14 | LPDDR2_DQ19 | — | 1.2V HSUL | 데이터 버스 바이트 레인 2 |
| AB15 | LPDDR2_DQ20 | — | 1.2V HSUL | 데이터 버스 바이트 레인 2 |
| AC16 | LPDDR2_DQ21 | — | 1.2V HSUL | 데이터 버스 바이트 레인 2 |
| AB17 | LPDDR2_DQ22 | — | 1.2V HSUL | 데이터 버스 바이트 레인 2 |
| AC17 | LPDDR2_DQ23 | — | 1.2V HSUL | 데이터 버스 바이트 레인 2 |
| B17 | LPDDR2_DQ24 | — | 1.2V HSUL | 데이터 버스 바이트 레인 3 |
| A17 | LPDDR2_DQ25 | — | 1.2V HSUL | 데이터 버스 바이트 레인 3 |
| A16 | LPDDR2_DQ26 | — | 1.2V HSUL | 데이터 버스 바이트 레인 3 |
| B15 | LPDDR2_DQ27 | — | 1.2V HSUL | 데이터 버스 바이트 레인 3 |
| B14 | LPDDR2_DQ28 | — | 1.2V HSUL | 데이터 버스 바이트 레인 3 |
표 2–25. LPDDR2 SDRAM 회로도 신호 이름 및 기능
| 판자 참조 (U9) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| A14 | LPDDR2_DQ29 | — | 1.2V HSUL | 데이터 버스 바이트 레인 3 |
| A13 | LPDDR2_DQ30 | — | 1.2V HSUL | 데이터 버스 바이트 레인 3 |
| B12 | LPDDR2_DQ31 | — | 1.2V HSUL | 데이터 버스 바이트 레인 3 |
| R23 | LPDDR2_DQS0 | V26 | 차동 1.2V HSUL | 데이터 스트로브 P 바이트 레인 0 |
| 피22 | LPDDR2_DQSN0 | 우26 | 차동 1.2V HSUL | 데이터 스트로브 N 바이트 레인 0 |
| J22 | LPDDR2_DQS1 | 우27 | 차동 1.2V HSUL | 데이터 스트로브 P 바이트 레인 1 |
| 케이23 | LPDDR2_DQSN1 | 우28 | 차동 1.2V HSUL | 데이터 스트로브 N 바이트 레인 1 |
| AB18 | LPDDR2_DQS2 | — | 차동 1.2V HSUL | 데이터 스트로브 P 바이트 레인 2 |
| AC19 | LPDDR2_DQSN2 | — | 차동 1.2V HSUL | 데이터 스트로브 N 바이트 레인 2 |
| B18 | LPDDR2_DQS3 | — | 차동 1.2V HSUL | 데이터 스트로브 P 바이트 레인 3 |
| A19 | LPDDR2_DQSN4 | — | 차동 1.2V HSUL | 데이터 스트로브 N 바이트 레인 3 |
| P1 | LPDDR2_ZQ | — | 1.2 대 | ZQ 임피던스 교정 |
이이이프롬
이 보드에는 64Kb EEPROM 장치가 포함되어 있습니다. 이 장치에는 2선 직렬 인터페이스 버스 I2C가 있습니다.
표 2–26에는 EEPROM 핀 할당, 신호 이름 및 기능이 나열되어 있습니다. 신호 이름과 유형은 I/O 설정 및 방향 측면에서 Cyclone VE FPGA와 관련이 있습니다.
표 2–26. EEPROM 회로도 신호 이름 및 기능
| 판자 참조 (U12) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 1 | EEPROM_A0 | — | 3.3 대 | 칩 주소 |
| 2 | EEPROM_A1 | — | 3.3 대 | 칩 주소 |
| 3 | EEPROM_A2 | — | 3.3 대 | 칩 주소 |
| 5 | EEPROM_SDA | AH7 | 3.3 대 | 직렬 주소 또는 데이터 |
| 6 | EEPROM_SCL | AG7 | 3.3 대 | 직렬 시계 |
| 7 | EEPROM_WP | — | 3.3 대 | 쓰기 방지 입력 |
동기식 SRAM
개발 보드는 지연 시간이 짧은 무작위 액세스 기능을 갖춘 명령 및 데이터 저장을 위한 18Mb 표준 동기식 SRAM을 지원합니다. 이 장치에는 1024K x 18비트 인터페이스가 있습니다. 이 장치는 플래시 메모리, SRAM 및 MAX V CPLD 5M2210 시스템 컨트롤러에 연결되는 공유 FSM 버스의 일부입니다. 장치 속도는 250MHz 단일 데이터 속도입니다. 이 장치에는 최소 속도가 없습니다. 이 인터페이스의 이론적 대역폭은 연속 버스트의 경우 4Gbps입니다. 모든 주소의 읽기 대기 시간은 XNUMX클럭이고 쓰기 대기 시간은 XNUMX클럭입니다.
표 2–27에는 SSRAM 핀 할당, 신호 이름 및 기능이 나열되어 있습니다.
표 2–27. SSRAM 핀 할당, 회로도 신호 이름 및 기능(1/2부)
| 판자 참조 (U11) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 86 | SRAM_OEN | E7 | 2.5 대 | 출력 활성화 |
| 87 | SRAM_WEN | D6 | 2.5 대 | 쓰기 가능 |
| 37 | FSM_A1 | B11 | 2.5 대 | 주소 버스 |
| 36 | FSM_A2 | A11 | 2.5 대 | 주소 버스 |
| 44 | FSM_A3 | D9 | 2.5 대 | 주소 버스 |
| 42 | FSM_A4 | C10 | 2.5 대 | 주소 버스 |
| 34 | FSM_A5 | A10 | 2.5 대 | 주소 버스 |
| 47 | FSM_A6 | A9 | 2.5 대 | 주소 버스 |
| 43 | FSM_A7 | C9 | 2.5 대 | 주소 버스 |
| 46 | FSM_A8 | B8 | 2.5 대 | 주소 버스 |
| 45 | FSM_A9 | B7 | 2.5 대 | 주소 버스 |
| 35 | FSM_A10 | A8 | 2.5 대 | 주소 버스 |
| 32 | FSM_A11 | B6 | 2.5 대 | 주소 버스 |
| 33 | FSM_A12 | A6 | 2.5 대 | 주소 버스 |
| 50 | FSM_A13 | C7 | 2.5 대 | 주소 버스 |
| 48 | FSM_A14 | C6 | 2.5 대 | 주소 버스 |
| 100 | FSM_A15 | F13 | 2.5 대 | 주소 버스 |
| 99 | FSM_A16 | E13 | 2.5 대 | 주소 버스 |
| 82 | FSM_A17 | A5 | 2.5 대 | 주소 버스 |
| 80 | FSM_A18 | A4 | 2.5 대 | 주소 버스 |
| 49 | FSM_A19 | J7 | 2.5 대 | 주소 버스 |
| 81 | FSM_A20 | H7 | 2.5 대 | 주소 버스 |
| 39 | FSM_A21 | J9 | 2.5 대 | 주소 버스 |
| 58 | FSM_D0 | F16 | 2.5 대 | 데이터 버스 |
| 59 | FSM_D1 | E16 | 2.5 대 | 데이터 버스 |
| 62 | FSM_D2 | M9 | 2.5 대 | 데이터 버스 |
| 63 | FSM_D3 | M8 | 2.5 대 | 데이터 버스 |
| 68 | FSM_D4 | F15 | 2.5 대 | 데이터 버스 |
| 69 | FSM_D5 | E15 | 2.5 대 | 데이터 버스 |
표 2–27. SSRAM 핀 할당, 회로도 신호 이름 및 기능(2/2부)
| 판자 참조 (U11) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| 72 | FSM_D6 | E12 | 2.5 대 | 데이터 버스 |
| 73 | FSM_D7 | 디13 | 2.5 대 | 데이터 버스 |
| 23 | FSM_D8 | J15 | 2.5 대 | 데이터 버스 |
| 22 | FSM_D9 | H15 | 2.5 대 | 데이터 버스 |
| 19 | FSM_D10 | E11 | 2.5 대 | 데이터 버스 |
| 18 | FSM_D11 | 디10 | 2.5 대 | 데이터 버스 |
| 12 | FSM_D12 | L10 | 2.5 대 | 데이터 버스 |
| 13 | FSM_D13 | L9 | 2.5 대 | 데이터 버스 |
| 8 | FSM_D14 | G14 | 2.5 대 | 데이터 버스 |
| 9 | FSM_D15 | F14 | 2.5 대 | 데이터 버스 |
| 85 | SRAM_ADSCN | E6 | 2.5 대 | 주소 상태 컨트롤러 |
| 84 | SRAM_ADSPN | J10 | 2.5 대 | 주소 상태 프로세서 |
| 83 | SRAM_ADVN | G6 | 2.5 대 | 유효한 주소 |
| 93 | SRAM_BWAN | A3 | 2.5 대 | 바이트 쓰기 선택 |
| 94 | SRAM_BWBN | A2 | 2.5 대 | 바이트 쓰기 선택 |
| 97 | SRAM_CE2 | — | 2.5 대 | 칩 활성화 2 |
| 92 | SRAM_CE3N | — | 2.5 대 | 칩 활성화 3 |
| 98 | SRAM_CEN | D7 | 2.5 대 | 칩 활성화 1 |
| 89 | SRAM_CLK | 케이10 | 2.5 대 | 시계 |
| 88 | SRAM_GWN | — | 2.5 대 | 전역 쓰기 가능 |
| 31 | SRAM_MODE | — | 2.5 대 | 버스트 시퀀스 선택 |
| 64 | SRAM_ZZ | — | 2.5 대 | 전원 절전 모드 |
플래시
개발 보드는 FPGA 구성 데이터, 보드 정보, 테스트 애플리케이션 데이터 및 사용자 코드 공간의 비휘발성 저장을 위한 512Mb CFI 호환 동기식 플래시 장치를 지원합니다. 이 장치는 플래시 메모리, SSRAM 및 MAX V CPLD 5M2210 시스템 컨트롤러에 연결되는 공유 FSM 버스의 일부입니다. 이 16비트 데이터 메모리 인터페이스는 장치당 52Mbps의 처리량을 위해 최대 832MHz의 버스트 읽기 작업을 유지할 수 있습니다. 쓰기 성능은 단일 워드 버퍼의 경우 270μs이고 삭제 시간은 800K 어레이 블록의 경우 128ms입니다. 표 2–28에는 플래시 핀 할당, 신호 이름 및 기능이 나열되어 있습니다. 신호 이름과 유형은 I/O 설정 및 방향 측면에서 Cyclone VE FPGA와 관련이 있습니다.
표 2–28. 플래시 핀 할당, 회로도 신호 이름 및 기능(1/3)
| 판자 참조 (U10) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| F6 | FLASH_ADVN | H12 | 2.5 대 | 유효한 주소 |
| B4 | FLASH_CEN | H14 | 2.5 대 | 칩 활성화 |
표 2–28. 플래시 핀 할당, 회로도 신호 이름 및 기능(2/3)
| 판자 참조 (U10) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| E6 | FLASH_CLK | N12 | 2.5 대 | 시계 |
| F8 | FLASH_OEN | L11 | 2.5 대 | 출력 활성화 |
| F7 | FLASH_RDYBSYN | J12 | 2.5 대 | 준비가 된 |
| D4 | FLASH_RESETN | 케이11 | 2.5 대 | 다시 놓기 |
| G8 | FLASH_WEN | 피12 | 2.5 대 | 쓰기 가능 |
| C6 | FLASH_WPN | — | 2.5 대 | 쓰기 방지 |
| A1 | FSM_A1 | B11 | 2.5 대 | 주소 버스 |
| B1 | FSM_A2 | A11 | 2.5 대 | 주소 버스 |
| C1 | FSM_A3 | D9 | 2.5 대 | 주소 버스 |
| D1 | FSM_A4 | C10 | 2.5 대 | 주소 버스 |
| D2 | FSM_A5 | A10 | 2.5 대 | 주소 버스 |
| A2 | FSM_A6 | A9 | 2.5 대 | 주소 버스 |
| C2 | FSM_A7 | C9 | 2.5 대 | 주소 버스 |
| A3 | FSM_A8 | B8 | 2.5 대 | 주소 버스 |
| B3 | FSM_A9 | B7 | 2.5 대 | 주소 버스 |
| C3 | FSM_A10 | A8 | 2.5 대 | 주소 버스 |
| D3 | FSM_A11 | B6 | 2.5 대 | 주소 버스 |
| C4 | FSM_A12 | A6 | 2.5 대 | 주소 버스 |
| A5 | FSM_A13 | C7 | 2.5 대 | 주소 버스 |
| B5 | FSM_A14 | C6 | 2.5 대 | 주소 버스 |
| C5 | FSM_A15 | F13 | 2.5 대 | 주소 버스 |
| D7 | FSM_A16 | E13 | 2.5 대 | 주소 버스 |
| D8 | FSM_A17 | A5 | 2.5 대 | 주소 버스 |
| A7 | FSM_A18 | A4 | 2.5 대 | 주소 버스 |
| B7 | FSM_A19 | J7 | 2.5 대 | 주소 버스 |
| C7 | FSM_A20 | H7 | 2.5 대 | 주소 버스 |
| C8 | FSM_A21 | J9 | 2.5 대 | 주소 버스 |
| A8 | FSM_A22 | H9 | 2.5 대 | 주소 버스 |
| G1 | FSM_A23 | G9 | 2.5 대 | 주소 버스 |
| H8 | FSM_A24 | F8 | 2.5 대 | 주소 버스 |
| B6 | FSM_A25 | E8 | 2.5 대 | 주소 버스 |
| B8 | FSM_A26 | D8 | 2.5 대 | 주소 버스 |
| F2 | FSM_D0 | F16 | 2.5 대 | 데이터 버스 |
| E2 | FSM_D1 | E16 | 2.5 대 | 데이터 버스 |
| G3 | FSM_D2 | M9 | 2.5 대 | 데이터 버스 |
| E4 | FSM_D3 | M8 | 2.5 대 | 데이터 버스 |
| E5 | FSM_D4 | F15 | 2.5 대 | 데이터 버스 |
| G5 | FSM_D5 | E15 | 2.5 대 | 데이터 버스 |
| G6 | FSM_D6 | E12 | 2.5 대 | 데이터 버스 |
표 2–28. 플래시 핀 할당, 회로도 신호 이름 및 기능(3/3)
| 판자 참조 (U10) | 개략도 신호 이름 | 사이클론 VE FPGA 핀 번호 | 입출력 기준 | 설명 |
| H7 | FSM_D7 | 디13 | 2.5 대 | 데이터 버스 |
| E1 | FSM_D8 | J15 | 2.5 대 | 데이터 버스 |
| E3 | FSM_D9 | H15 | 2.5 대 | 데이터 버스 |
| F3 | FSM_D10 | E11 | 2.5 대 | 데이터 버스 |
| F4 | FSM_D11 | 디10 | 2.5 대 | 데이터 버스 |
| F5 | FSM_D12 | L10 | 2.5 대 | 데이터 버스 |
| H5 | FSM_D13 | L9 | 2.5 대 | 데이터 버스 |
| G7 | FSM_D14 | G14 | 2.5 대 | 데이터 버스 |
| E7 | FSM_D15 | F14 | 2.5 대 | 데이터 버스 |
전원 공급 장치
노트북 스타일의 DC 전원 입력을 통해 개발 보드에 전원을 공급할 수 있습니다. 입력 볼륨tage는 14V ~ 20V 범위, 전류 4.3A, 최대 와트 범위에 있어야 합니다.tag65W의 e. DC 권tag그런 다음 e는 보드 구성 요소에서 사용되는 다양한 전원 레일로 내려와 HSMC 커넥터에 설치됩니다. 온보드 다중 채널 아날로그-디지털 변환기(ADC)는 여러 특정 보드 레일의 전류를 측정합니다.
배전 시스템
그림 2-9는 개발 보드의 배전 시스템을 보여줍니다. 조정기 비효율성과 공유는 표시된 전류에 반영되며 이는 보수적인 절대 최대 수준입니다.
그림 2–9. 배전 시스템
전력 측정
24비트 차동 ADC 장치를 사용하여 온보드 전류 감지 기능을 갖춘 5개의 전원 공급 장치 레일이 있습니다. 정밀 감지 저항기는 ADC 장치와 레일을 ADC의 기본 공급 평면에서 분리하여 전류를 측정합니다. SPI 버스는 이러한 ADC 장치를 MAX V CPLD 2210MXNUMX 시스템 컨트롤러에 연결합니다.
그림 2-10은 전력 측정 회로의 블록 다이어그램을 보여줍니다.
그림 2–10. 전력 측정 회로
표 2–29에는 대상 레일이 나열되어 있습니다. 회로도 신호 이름 열은 측정 중인 레일의 이름을 지정하고 장치 핀 열은 레일에 연결된 장치를 지정합니다.
표 2–29. 전력 측정 레일
| 채널 | 개략도 신호 이름 | 권tage (다섯) | 장치 핀 | 설명 |
| 1 | (주)비씨씨 | 1.1 | (주)비씨씨 | FPGA 코어 전력 |
| 2 | VCCAUX | 2.5 | VCC_AUX | 보조자 |
| 3 | VCCA_FPLL | 2.5 | VCCA_FPLL | PLL 아날로그 전력 |
| VCCPD3B4A, | ||||
| VCCPD5A,
VCCPD5B, VCCPD6A, |
I/O 사전 드라이버 뱅크 3B, 4A, 5A, 5B, 6A, 7A 및 8A | |||
| 5 | VCCIO_VCCPD_2.5V | 2.5 | VCCPD7A8A | |
| VCCIO3B, | ||||
| VCCIO6A, VCCIO7A, | VCC I/O 뱅크 3B, 6A, 7A 및 8A | |||
| VCCIO8A | ||||
| 7 | VCCIO_1.2V | 1.2 | VCCIO5A, VCCIO5B, | VCC I/O 뱅크 5A 및 5B(LPDDR2) |
| 8 | VCCIO_1.5V | 1.5 | VCCIO_4A | VCC I/O 뱅크 4A(DDR3) |
보드 구성 요소 참조
이 장에서는 Cyclone VE FPGA 개발 보드 구성 요소, 제조 정보 및 보드 규정 준수 사항에 대해 설명합니다.
보드 구성 요소
표에는 개발 보드의 모든 구성 요소에 대한 구성 요소 참조 및 제조 정보가 나열되어 있습니다.
표 3–1. 구성 요소 참조 및 제조 정보
| 판자 참조 | 요소 | 제조업체 | 조작 부품 번호 | 제조업체 Web대지 |
| U1 | FPGA, 사이클론 VE F896, 149,500
LE, 무연 |
알테라 코퍼레이션 | 5CEFA7F31I7N | www.altera.com |
| 우13 | MAX V CPLD 5M2210 시스템
제어 장치 |
알테라 코퍼레이션 | 5M2210ZF256I5N | www.altera.com |
| 우18 | 고속 USB 주변 장치 컨트롤러 | 사이프러스 | CY7C68013A | www.cypress.com |
| D1-D16, D18-D31, | 녹색 LED | 루멕스(주) | SML-LXT0805GW-TR | www.lumex.com |
| 디17 | 빨간색 LED | 루멕스(주) | SML-LXT0805IW-TR | www.lumex.com |
| 디35 | 파란색 LED | 루멕스(주) | SML-LX0805USBC-TR | www.lumex.com |
| SW1~SW4 | 4위치 DIP 스위치 | C&K 컴포넌트/ITT 산업 | TDA04H0SB1 | www.ittcannon.com |
| S1-S8 | 푸시 버튼 | 파나소닉 | EVQPAC07K | www.panasonic.com |
| S5 | 슬라이드 스위치 | E-스위치 | EG2201A | www.e-스위치.com |
| X1 | 프로그래밍 가능 LVDS 클록 125M 기본값 | 실리콘 랩스 | 570FAB000973DG | www.silabs.com |
| X3 | 100MHz 수정 발진기, ±50ppm,
CMOS, 2.5V |
실리콘 랩스 | 510GBA100M000BAGx | www.silabs.com |
| X2 | 50MHz 수정 발진기, ±50ppm,
CMOS, 2.5V |
실리콘 랩스 | 510GBA50M0000BAGx | www.silabs.com |
| J12 | 암형 각진 PCB WR-DSUB 9핀 커넥터 | 뷔르트 일렉트로닉 | 618009231121 | www.we-online.com |
| 우21 | USB-UART 브리지 | 실리콘 랩스 | CP2104 | www.silabs.com |
| J14 | 2×7핀 LCD 소켓 스트립 | Samtec | TSM-107-07-GD | www.samtec.com |
| 2×16 문자 LCD, 5×8 도트 매트릭스 | 루멕스(주) | LCM-S01602DSR/C | www.lumex.com | |
| U14, U15 | 이더넷 PHY BASE-T 장치 | 마벨 반도체 | 88E1111-B2- CAA1C000 | www.marvell.com |
| J8, J9 | RJ-45 커넥터, 10/100/1000Mbps | 뷔르트 일렉트로닉 | 7499111001A | www.we-online.com |
| J7 | QSH-DP 제품군 고속 소켓의 맞춤형 버전인 HSMC. | Samtec | ASP-122953-01 | www.samtec.com |
| 우20 | RS-232 듀얼 트랜시버 | 선형 기술 | LTC2803-1 | www.linear.com |
표 3–1. 구성 요소 참조 및 제조 정보
| 판자 참조 | 요소 | 제조업체 | 조작 부품 번호 | 제조업체 Web대지 |
| 우12 | 64Kb EEPROM | 마이크로칩 | 24AA64 | www.마이크로칩닷컴 |
| J15, J16 | 2 x 8 디버그 헤더 | Samtec | TSM-108-01-L-DV | www.samtec.com |
| U7, U8 | 16M × 16 × 8, 256MB DDR3 SDRAM | 미크론 | MT41J128M16 | www.micron.com |
| U9 | 16M × 32 × 8, 512MB LPDDR2 SDRAM | 미크론 | MT42L128M32 | www.micron.com |
| 우11 | 1024K × 18비트 18Mb 동기 SRAM | 통합 실리콘 솔루션, Inc. | IS61VPS102418A- 250TQL | www.issi.com |
| 우10 | 512MB 동기식 플래시 | 누모닉스 | PC28F512P30BF | www.numonyx.com |
| 우35 | 16채널 차동 24비트 ADC | 선형 기술 | LTC2418CGN#PBF | www.linear.com |
중국-RoHS 준수 선언문
표 3–2에는 키트에 포함된 위험 물질이 나열되어 있습니다.
표 3–2. 유해물질 명칭 및 농도표 참고사항 (1), (2)
|
부분 이름 |
선두 (납) | 카드뮴 (CD) | XNUMX가 크롬 (크롬6+) | 수은 (HG) | 폴리 브롬화 비 페닐 (PBB) | 폴리 브롬화 디페닐 에테르 (PBDE) |
| Cyclone VE 개발 보드 | X* | 0 | 0 | 0 | 0 | 0 |
| 15V 전원 공급 | 0 | 0 | 0 | 0 | 0 | 0 |
| AB형 USB 케이블 | 0 | 0 | 0 | 0 | 0 | 0 |
| 사용자 가이드 | 0 | 0 | 0 | 0 | 0 | 0 |
표 3–2에 대한 참고 사항:
- 0은 부품의 모든 균질 재료에 포함된 유해 물질 농도가 SJ/T11363-2006 표준의 관련 임계값보다 낮음을 나타냅니다.
- X*는 부품에 포함된 모든 균질 재료 중 적어도 하나의 위험 물질 농도가 SJ/T11363-2006 표준의 관련 임계값을 초과하지만 EU RoHS에 의해 면제됨을 나타냅니다.
CE EMI 적합성 주의
이 개발 키트는 Directive 2004/108/EC에서 요구하는 관련 표준을 준수하여 제공됩니다. 프로그래밍 가능 논리 장치의 특성으로 인해 사용자는 이 장비에 설정된 제한을 초과하는 전자기 간섭(EMI)을 생성하는 방식으로 키트를 수정할 수 있습니다. 제공된 자료의 수정으로 인해 발생한 모든 EMI는 사용자의 책임입니다.
추가 정보
이 장에서는 문서와 Altera에 대한 추가 정보를 제공합니다.
이사회 개정 이력
다음 표에는 Cyclone VE FPGA 개발 보드의 모든 릴리스 버전이 나열되어 있습니다.
| 풀어 주다 날짜 | 버전 | 설명 |
| 2013년 XNUMX월 | 생산 실리콘 | ■ 새로운 보드 개정. 새 장치 부품 번호: 5CEFA7F31I7N.
■ 보드는 CE 적합성 테스트를 통과했습니다. |
| 2012년 XNUMX월 | 엔지니어링 실리콘 | 최초 출시. |
문서 개정 내역
다음 표에는 이 문서의 개정 내역이 나열되어 있습니다.
| 날짜 | 버전 | 변화 |
| 2017년 XNUMX월 | 1.4 | 클럭 출력 SMA 커넥터의 보드 위치가 수정되었습니다. "위에view 의 Cyclone VE FPGA 개발 보드 기능”(2–2페이지). |
| 2017년 XNUMX월 | 1.3 | ENETA_RX_DV 핀 번호를 수정했습니다. 2–20페이지의 표 2–25. |
|
2015년 XNUMX월 |
1.2 |
■ 다음에 대한 링크를 추가했습니다. 알테라 디자인 스토어 in "MAX V CPLD 5M2210 시스템 컨트롤러" 2~5쪽.
■ 수정된 장치 라벨 2–5페이지의 그림 2–15. |
| 2013년 XNUMX월 | 1.1 | ■ 생산 실리콘 릴리스를 위한 FPGA 장치 부품 번호를 수정했습니다.
■ 다음에 대한 섹션을 추가했습니다. 3–2페이지의 "CE EMI 준수 주의 사항". |
| 2012년 XNUMX월 | 1.0 | 최초 출시. |
표기 규칙
다음 표는 이 문서에서 사용하는 표기 규칙을 보여줍니다.
| 시각적 큐 | 의미 |
| 초기 자본금이 있는 굵은 글꼴 편지 | 명령 이름, 대화 상자 제목, 대화 상자 옵션 및 기타 GUI 레이블을 나타냅니다. 예를 들어amp르, 다른 이름으로 저장 대화 상자. GUI 요소의 경우 대문자 사용이 GUI와 일치합니다. |
|
용감한 유형 |
디렉토리 이름, 프로젝트 이름, 디스크 드라이브 이름, file 이름, file 이름 확장자, 소프트웨어 유틸리티 이름 및 GUI 레이블. 예를 들어amp르, \qdesigns 예배 규칙서, D: 운전하고, 칩트립.gdf file. |
| 초기 대문자가 있는 이탤릭체 | 문서 제목을 나타냅니다. 예를 들어amp르, 스트라틱스 IV 설계 가이드라인. |
Cyclone V E FPGA 개발 보드
참조 설명서
2017년 XNUMX월 알테라 주식회사
문서 / 리소스
 |
ALTERA Cyclone VE FPGA 개발 보드 [PDF 파일] 사용자 매뉴얼 Cyclone VE FPGA 개발 보드, Cyclone, VE FPGA 개발 보드, FPGA 개발 보드, 개발 보드, 보드 |
